特許

J-GLOBAL ID：201003033308376887

半導体集積回路の遅延解析方法

発明者： 大谷 一幸 ,  高嶋 裕司 ,  黒川 敦
出願人/特許権者： 三洋電機株式会社 ,  三洋半導体株式会社
代理人 (2件)： 須藤 克彦 ,  鎌田 康秀
公報種別：公開公報
出願番号（国際出願番号）：特願2008-197702
公開番号（公開出願番号）：特開2010-033504
出願日： 2008年07月31日
公開日（公表日）： 2010年02月12日
要約：

【課題】DPSNを考慮した遅延計算と同程度の高い精度を持ちながら、コンピュータの処理時間を短縮した半導体集積回路の遅延解析方法を提供する。【解決手段】1)DVDAは、半導体集積回路の中から抽出された1つのデータパス回路における遅延差係数を決定するためのみに使用される。2)遅延差係数はAPSNを考慮した遅延計算の結果へ追加される。3) 遅延差係数を決定した後は、DPSNを考慮した遅延計算を省略する。そして、半導体集積回路の残りのデータパス回路(クロックパス回路も含む)について、遅延差係数を用いたAPSNを考慮した遅延計算が行われ、その時に、遅延差係数が複数のデータパス回路に共通に用いられる。【選択図】図16

請求項（抜粋）：

複数のデータパス回路を含む半導体集積回路から第1のデータパス回路を 抽出し、 前記第1のデータパス回路について動的電源ノイズの影響による第1の遅延変動量を算出 し、 前記動的電源ノイズを時間平均して時間平均化電源ノイズを算出し、 前記第1のデータパス回路について前記時間平均化電源ノイズの影響による第2の遅延変 動量を算出し、 前記第1及び第2の遅延変動量の差に基づいて遅延差係数を算出し、 前記半導体集積回路の第2のデータパス回路について前記時間平均化電源ノイズの影響に よる第3の遅延変動量を算出し、 前記遅延差係数を用いて、前記第3の遅延変動量を補正することを特徴とする半導体集積 回路の遅延解析方法。

IPC (3件)：

G06F 17/50 ,  G01R 31/28 ,  H01L 21/82

FI (4件)：

G06F17/50 668K ,  G06F17/50 668C ,  G01R31/28 F ,  H01L21/82 T

Fターム (17件)：

2G132AA01 ,  2G132AB02 ,  2G132AC03 ,  2G132AC11 ,  2G132AD07 ,  2G132AL09 ,  5B046AA08 ,  5B046BA04 ,  5B046JA03 ,  5F064BB07 ,  5F064BB19 ,  5F064EE45 ,  5F064EE47 ,  5F064EE54 ,  5F064HH06 ,  5F064HH09 ,  5F064HH11