特許

J-GLOBAL ID：201003035531676097

半導体デバイス、表示パネル及び電子機器

発明者： 甚田 誠一郎
出願人/特許権者： ソニー株式会社
代理人 (3件)： 山本 孝久 ,  吉井 正明 ,  森 幸一
公報種別：公開公報
出願番号（国際出願番号）：特願2008-182115
公開番号（公開出願番号）：特開2010-021899
出願日： 2008年07月12日
公開日（公表日）： 2010年01月28日
要約：

【課題】使い勝手の良い単一チャネル型のバッファ回路を提案する。【解決手段】単一チャネルの薄膜トランジスタで形成されるバッファ回路を、(a)第1及び第2の薄膜トランジスタの直列接続で構成される第1の出力段と、(b)一方の主電極が第1の薄膜トランジスタの制御配線(第1の制御配線)に接続され、他方の主電極が第2の薄膜トランジスタの電源に接続され、制御電極が第2の制御配線に接続される第7の薄膜トランジスタと、(c)一方の主電極が第2の薄膜トランジスタの制御配線(第2の制御配線)に接続され、他方の主電極が第2の薄膜トランジスタの電源に接続され、制御電極が第1の制御配線に接続される第8の薄膜トランジスタと、(d)第1の出力段と並列に接続される第2の出力段の出力端が制御電極に接続され、一方の主電極が第1の制御配線に接続される第11の薄膜トランジスタで構成される。【選択図】図26

請求項（抜粋）：

絶縁基板上に単一チャネルの薄膜トランジスタで形成される半導体デバイスのバッファ回路が、 第1及び第2の薄膜トランジスタが直列に接続された回路構成を有し、前記第1及び第2の薄膜トランジスタの接続中点を出力端とする第1の出力段と、 セットパルスで制御される第3の薄膜トランジスタと、リセットパルスで制御される第4の薄膜トランジスタが直列に接続された回路構成を有し、前記第3及び第4の薄膜トランジスタの接続中点に現れる電位を通じ、前記第1の薄膜トランジスタの制御電極に接続される第1の制御配線の電位状態を、セットパルスの印加開始タイミングからリセットパルスの印加開始タイミングまでの期間とそれ以外の期間とで切り替え制御する第1の入力段と、 セットパルスで制御される第6の薄膜トランジスタと、リセットパルスで制御される第5の薄膜トランジスタが直列に接続された回路構成を有し、前記第5及び第6の薄膜トランジスタの接続中点に現れる電位を通じ、前記第2の薄膜トランジスタの制御電極に接続される第2の制御配線の電位状態を、前記第1の制御配線の電位変化とは逆位相の関係になるように切り替え制御する第2の入力段と、 一方の主電極が前記第1の制御配線に接続され、他方の主電極が前記第2、第4及び第6の薄膜トランジスタに共通の電源に接続され、制御電極が前記第2の制御配線に接続される第7の薄膜トランジスタと、 一方の主電極が前記第2の制御配線に接続され、他方の主電極が前記第2、第4及び第6の薄膜トランジスタに共通の前記電源に接続され、制御電極が前記第1の制御配線に接続される第8の薄膜トランジスタと、 前記第1の制御配線に制御電極が接続される第9の薄膜トランジスタと、前記第2の制御配線に制御電極が接続される第10の薄膜トランジスタが直列に接続された回路構成を有し、前記第9及び第10の薄膜トランジスタの接続中点に現れる電位を第3の制御配線に与える第2の出力段と、 一方の主電極が前記第1の制御配線に接続され、制御電極が前記第3の制御配線に接続される回路構成を有し、前記出力端に出力パルスが現われている期間、セットパルスと同じ論理レベルの電位を前記第1の制御配線に印加する第11の薄膜トランジスタと を有する半導体デバイス。

IPC (7件)：

H03K 19/094 ,  G09G 3/30 ,  G09G 3/20 ,  H01L 51/50 ,  H03K 19/017 ,  H03K 17/687 ,  H03K 17/22

FI (12件)：

H03K19/094 A ,  G09G3/30 J ,  G09G3/20 622B ,  G09G3/20 621L ,  G09G3/20 611A ,  G09G3/20 641A ,  G09G3/20 622E ,  H05B33/14 A ,  H03K19/00 101F ,  H03K19/00 101K ,  H03K17/687 F ,  H03K17/22 A

Fターム (73件)：

3K107AA01 ,  3K107BB01 ,  3K107CC14 ,  3K107CC43 ,  3K107EE03 ,  3K107FF00 ,  3K107FF04 ,  3K107HH00 ,  3K107HH04 ,  3K107HH05 ,  5C080AA06 ,  5C080BB05 ,  5C080DD05 ,  5C080DD22 ,  5C080DD26 ,  5C080EE29 ,  5C080FF01 ,  5C080FF11 ,  5C080JJ02 ,  5C080JJ03 ,  5C080JJ04 ,  5C080JJ05 ,  5C080JJ06 ,  5C080KK01 ,  5C080KK07 ,  5C080KK43 ,  5C080KK47 ,  5J055AX45 ,  5J055AX47 ,  5J055BX16 ,  5J055BX41 ,  5J055CX29 ,  5J055DX13 ,  5J055DX22 ,  5J055DX61 ,  5J055DX62 ,  5J055DX72 ,  5J055DX73 ,  5J055DX83 ,  5J055EX03 ,  5J055EY10 ,  5J055EY21 ,  5J055EZ00 ,  5J055EZ18 ,  5J055EZ54 ,  5J055FX05 ,  5J055FX12 ,  5J055FX18 ,  5J055FX37 ,  5J055GX01 ,  5J055GX02 ,  5J055GX04 ,  5J055GX05 ,  5J055GX06 ,  5J055GX09 ,  5J055GX10 ,  5J056AA01 ,  5J056AA04 ,  5J056BB59 ,  5J056CC18 ,  5J056CC29 ,  5J056DD13 ,  5J056DD27 ,  5J056DD51 ,  5J056EE06 ,  5J056EE07 ,  5J056EE15 ,  5J056FF09 ,  5J056GG07 ,  5J056GG09 ,  5J056KK01 ,  5J056KK02 ,  5J056KK03

引用特許：

出願人引用 (1件)

• シフトレジスタ回路および表示装置
  公報種別：公開公報   出願番号：特願2003-386172   出願人：ソニー株式会社