特許

J-GLOBAL ID：201003038925337513

半導体装置

発明者： 山田 哲也 ,  宮城 恭輔 ,  池田 知治 ,  斉藤 広和
出願人/特許権者： トヨタ自動車株式会社
代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2009-114729
公開番号（公開出願番号）：特開2010-263149
出願日： 2009年05月11日
公開日（公表日）： 2010年11月18日
要約：

【課題】 IGBTのオン抵抗の低減と、FWDのリカバリ特性と両立を図った半導体装置を提供する。【解決手段】 半導体層内の第1領域に形成され、第1トレンチ領域と、第1トレンチ領域内に形成される第1ゲートと、半導体層の厚さ方向に離間して配設されるエミッタ及びコレクタとを有し、第1ゲートの電位を制御することにより、半導体層の厚さ方向に流れる電流を制御するIGBTと、半導体層内の第1領域に隣り合う第2領域内に形成され、第2トレンチ領域と、第2トレンチ領域内に形成される第2ゲートと、半導体層の厚さ方向に離間して配設されるベース及びコレクタと、第2トレンチの底部に形成され、第2ゲートによって電位が制御される結晶欠陥領域又はライフタイム制御領域とを有するFWDとを含み、FWDのオフ時に、第2ゲートの電位を制御することにより、半導体層内の残留キャリアを結晶欠陥領域又はライフタイム制御領域で収集する。【選択図】図1

請求項（抜粋）：

半導体層内の第1領域に形成され、第1トレンチ領域と、前記第1トレンチ領域内に形成される第1ゲートと、前記半導体層の厚さ方向に離間して配設されるエミッタ及びコレクタとを有し、前記第1ゲートの電位を制御することにより、前記半導体層の厚さ方向に流れる電流を制御するIGBTと、 前記半導体層内の前記第1領域に隣り合う第2領域内に形成され、第2トレンチ領域と、前記第2トレンチ領域内に形成される第2ゲートと、前記半導体層の厚さ方向に離間して配設されるベース及びコレクタと、前記第2トレンチの底部に形成され、前記第2ゲートによって電位が制御される結晶欠陥領域又はライフタイム制御領域とを有するFWDと を含み、 前記FWDのオフ時に、前記第2ゲートの電位を制御することにより、前記半導体層内の残留キャリアを前記結晶欠陥領域又は前記ライフタイム制御領域で収集する、半導体装置。

IPC (7件)：

H01L 27/04 ,  H01L 29/78 ,  H01L 29/739 ,  H01L 21/336 ,  H01L 21/823 ,  H01L 27/088 ,  H01L 27/06

FI (7件)：

H01L29/78 657D ,  H01L29/78 655E ,  H01L29/78 653A ,  H01L29/78 658H ,  H01L29/78 658A ,  H01L27/08 102E ,  H01L27/06 102A

Fターム (13件)：

5F048AB07 ,  5F048AB10 ,  5F048AC10 ,  5F048BA01 ,  5F048BB01 ,  5F048BB05 ,  5F048BB19 ,  5F048BC03 ,  5F048BC12 ,  5F048BD04 ,  5F048BD07 ,  5F048BE09 ,  5F048CB07