特許

J-GLOBAL ID：201003041205157152

不揮発性半導体記憶装置及びその製造方法

発明者： 鳥羽 孝幸
出願人/特許権者： 株式会社東芝
代理人 (1件)： 日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2009-107343
公開番号（公開出願番号）：特開2010-258250
出願日： 2009年04月27日
公開日（公表日）： 2010年11月11日
要約：

【課題】電荷蓄積膜に電界が均一に印加される不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】シリコン基板11上にトンネル絶縁膜14、電荷蓄積膜15、ブロック絶縁膜16を形成する。次に、これらの膜及びシリコン基板11の上層部分にメモリストリング方向に延びる複数本のSTI12を形成することにより、ブロック絶縁膜16、電荷蓄積膜15及びトンネル絶縁膜14を分断すると共に、シリコン基板11の上層部分をメモリストリング方向に延びる複数本の半導体部分13に区画する。次に、半導体部分13の直上域及びSTI12の直上域の双方に配置されるように、ブロック絶縁膜19を形成し、その上に制御ゲート電極WL及び選択ゲート電極SGを形成する。【選択図】図2

請求項（抜粋）：

半導体基板と、 前記半導体基板の上層部分に形成され、前記上層部分を第1方向に延びる複数本の半導体部分に区画する複数の素子分離絶縁体と、 前記半導体部分上に設けられたトンネル絶縁膜と、 前記トンネル絶縁膜上に設けられた電荷蓄積膜と、 前記電荷蓄積膜の上方であって、前記半導体部分の直上域及び前記素子分離絶縁体の直上域の双方に設けられたブロック絶縁膜と、 前記ブロック絶縁膜上に設けられた電極と、 を備え、 前記ブロック絶縁膜における前記素子分離絶縁体の直上域に配置された部分の膜厚は、前記ブロック絶縁膜における前記半導体部分の直上域に配置された部分の膜厚よりも薄いことを特徴とする不揮発性半導体記憶装置。

IPC (4件)：

H01L 21/824 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2件)：

H01L29/78 371 ,  H01L27/10 434

Fターム (24件)：

5F083EP18 ,  5F083EP22 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083ER22 ,  5F083GA27 ,  5F083GA28 ,  5F083JA03 ,  5F083MA06 ,  5F083MA20 ,  5F083NA01 ,  5F083PR03 ,  5F083PR40 ,  5F101BA45 ,  5F101BA47 ,  5F101BB02 ,  5F101BB08 ,  5F101BD02 ,  5F101BD22 ,  5F101BD34 ,  5F101BD35 ,  5F101BE07 ,  5F101BH14