特許
J-GLOBAL ID：201003041227546667
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
堀口 浩
公報種別：公開公報
出願番号（国際出願番号）：特願2009-100338
公開番号（公開出願番号）：特開2010-251571
出願日： 2009年04月16日
公開日（公表日）： 2010年11月04日
要約：
【課題】良品率の向上が可能なSJ構造を有する半導体装置を提供する。【解決手段】SJ構造を有する素子領域6と、素子領域6を囲み、n+型ドレイン層10上に配置され、n型ピラー層11及びp型ピラー層21に対して並行且つ導電型が交互に配置されたn型ピラー層15及びn型ピラー層15より多い不純物量を有するp型ピラー層25を有し、領域内且つn型ピラー層15及びp型ピラー層25のn+型ドレイン層10と対向する側に層間絶縁膜53を介して配置されるフィールドプレート電極44を有する第1の素子周囲領域7と、第1の素子周囲領域7を囲み、n+型ドレイン層10上に配置され、n型ピラー層15及びp型ピラー層25に対して並行且つ導電型が交互に配置されたn型ピラー層17及びn型ピラー層17より少ない不純物量を有するp型ピラー層27を有する第2の素子周囲領域8とを備える。【選択図】図3
請求項（抜粋）：
第1導電型の第1半導体層と、前記第1半導体層上に配置され、第1導電型の第2半導体層及び第2導電型の第3半導体層が前記第1半導体層の表面に平行な方向に沿って交互に配列されたピラー構造のドリフト層とにより構成されるトランジスタが配列された素子領域と、
前記素子領域を囲み、前記第1半導体層上に配置され、前記ドリフト層に対して並行且つ導電型が交互に配置された第1導電型の第4半導体層及び前記第4半導体層より多い不純物量を有する第2導電型の第5半導体層を有し、領域内且つ前記第4及び第5半導体層の前記第1半導体層と対向する側に絶縁膜を介して配置される電極層を有する第1の素子周囲領域と、
前記第1の素子周囲領域を囲み、前記第1半導体層上に配置され、前記第4及び第5半導体層に対して並行且つ導電型が交互に配置された第1導電型の第6半導体層及び前記第6型半導体層より少ない不純物量を有する第2導電型の第7型半導体層を有する第2の素子周囲領域と、
を備えていることを特徴とする半導体装置。
IPC (2件)：
FI (3件)：
H01L29/78 652H
, H01L29/78 652N
, H01L29/78 652P
