特許

J-GLOBAL ID：201003043486416065

電界効果トランジスタ及びその製造方法

発明者： 梅田 英和 ,  上田 哲三
出願人/特許権者： パナソニック株式会社
代理人 (1件)： 新居 広守
公報種別：公開公報
出願番号（国際出願番号）：特願2009-119159
公開番号（公開出願番号）：特開2010-267881
出願日： 2009年05月15日
公開日（公表日）： 2010年11月25日
要約：

【課題】ゲート電圧0Vにおけるリーク電流を低減し、十分なノーマリオフ動作を実現可能な縦型チャネル構造の電界効果トランジスタ及びその製造方法を提供する。【解決手段】本発明の電界効果トランジスタは、高濃度n型GaN層102と、高濃度n型GaN層102の上に形成され、平坦部124及び凸部122が表面に設けられ、高濃度n型GaN層102のキャリア濃度よりも低いキャリア濃度を有するn型GaN層103と、凸部122の上面に形成されたWSiソース電極105と、高濃度n型GaN層102と電気的に接続されたTi/Alドレイン電極109と、凸部122の側面に接するように平坦部124の上に形成されたp型ZnO層106と、p型ZnO層106の上に形成されたNi/Auゲート電極107とを備える。【選択図】図1

請求項（抜粋）：

第1導電型の第1の窒化物半導体層と、 前記第1の窒化物半導体層の上に形成され、平坦部及び凸部が表面に設けられ、前記第1の窒化物半導体層のキャリア濃度よりも低いキャリア濃度を有する第1導電型の第2の窒化物半導体層と、 前記凸部の上方に形成されたソース電極と、 前記第1の窒化物半導体層と電気的に接続されたドレイン電極と、 前記凸部の側面に接するように前記平坦部の上に形成された第2導電型の第3の半導体層と、 前記第3の半導体層の上に形成されたゲート電極とを備える 電界効果トランジスタ。

IPC (3件)：

H01L 29/80 ,  H01L 29/808 ,  H01L 21/337

FI (2件)：

H01L29/80 V ,  H01L29/80 C

Fターム (16件)：

5F102FA00 ,  5F102FA01 ,  5F102GB04 ,  5F102GC07 ,  5F102GD04 ,  5F102GJ04 ,  5F102GJ10 ,  5F102GK04 ,  5F102GK08 ,  5F102GL04 ,  5F102GR01 ,  5F102HA01 ,  5F102HC01 ,  5F102HC02 ,  5F102HC11 ,  5F102HC15