特許

J-GLOBAL ID：201003046149564868

2TNOR型不揮発性メモリセルアレイ及び2TNOR型不揮発性メモリのデータ処理方法

発明者： チョイ・ウンリム
出願人/特許権者： チョイ・ウンリム
代理人 (3件)： 山田 卓二 ,  田中 光雄 ,  川端 純市
公報種別：公表公報
出願番号（国際出願番号）：特願2009-542629
公開番号（公開出願番号）：特表2010-514196
出願日： 2007年11月21日
公開日（公表日）： 2010年04月30日
要約：

電荷蓄積フローティングゲート又は電荷蓄積誘電体を含む記憶トランジスタと選択トランジスタとを備えた少なくとも一つのセルを含む2T NORセルアレイ及び2T NORセルアレイのデータ処理方法を提供する。2T NORセルアレイは、選択トランジスタ及び記憶トランジスタを含む。選択トランジスタは、ビットラインに接続された端子と選択信号が印加されるゲート端子とを含む。記憶トランジスタは、選択トランジスタの他の端子に接続された端子と、共通ソースラインに接続された他の端子と、制御電圧が印加されるゲートとを含む。プログラム動作が行われるときに、選択トランジスタ及び記憶トランジスタのバルク領域にバックバイアス電圧が印加されて、記憶トランジスタのゲートとバルク領域との間にはフローティングゲート又は電荷蓄積誘電体が設けられる。

請求項（抜粋）：

ビットラインに接続された端子と、選択信号が印加されるゲート端子とを有する選択トランジスタと、 前記選択トランジスタの他の端子に接続された端子と、共通ソースラインに接続された他の端子と、制御電圧が印加されるゲートとを有する記憶トランジスタとを備え、 プログラム動作が行われるときに前記選択トランジスタ及び前記記憶トランジスタのバルク領域にバックバイアス電圧が印加され、 前記記憶トランジスタのゲートと前記バルク領域との間に、フローティングゲート又は電荷蓄積誘電体が設けられたことを特徴とする2T(2つのトランジスタ)NOR型不揮発性メモリセルアレイ。

IPC (5件)：

H01L 21/824 ,  H01L 27/115 ,  G11C 16/04 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

H01L27/10 434 ,  G11C17/00 621Z ,  G11C17/00 623A ,  H01L29/78 371

Fターム (29件)：

5B125BA02 ,  5B125BA05 ,  5B125BA08 ,  5B125BA09 ,  5B125BA19 ,  5B125CA01 ,  5B125CA19 ,  5B125EA01 ,  5B125EB02 ,  5B125EB08 ,  5B125EB09 ,  5B125FA06 ,  5F083EP02 ,  5F083EP18 ,  5F083EP22 ,  5F083EP34 ,  5F083EP77 ,  5F083ER02 ,  5F083ER05 ,  5F083ER30 ,  5F101BA01 ,  5F101BA45 ,  5F101BB02 ,  5F101BC11 ,  5F101BD22 ,  5F101BD33 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07