特許

J-GLOBAL ID：201003048615866996

半導体記憶装置

発明者： 宮田 幸児
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2009-129782
公開番号（公開出願番号）：特開2010-278275
出願日： 2009年05月29日
公開日（公表日）： 2010年12月09日
要約：

【課題】本発明は、ホットキャリア耐性を維持しつつ抵抗素子側のLDDの抵抗を下げることで、トランジスタの駆動能力を高めて、高速動作を可能にする。【解決手段】半導体基板11上にゲート絶縁膜12を介して形成されたゲート電極13と、前記ゲート電極13の一方側の前記半導体基板11に形成された第1LDD拡散層14と、前記ゲート電極13の他方側の前記半導体基板11に形成された第2LDD拡散層15と、前記ゲート電極13の一方側に前記第1LDD拡散層14を介して形成された第1拡散層18と、前記ゲート電極13の他方側に前記第2LDD拡散層15を介して形成された第2拡散層19を有する選択トランジスタ2と、前記第1拡散層18に接続された記憶素子3を備え、前記第1LDD拡散層14は前記第2LDD拡散層15よりチャネル長方向の電気的抵抗が低い。【選択図】図1

請求項（抜粋）：

半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、 前記ゲート電極の一方側の前記半導体基板に形成された第1LDD拡散層と、 前記ゲート電極の他方側の前記半導体基板に形成された第2LDD拡散層と、 前記ゲート電極の一方側に前記第1LDD拡散層を介して形成された第1拡散層と、 前記ゲート電極の他方側に前記第2LDD拡散層を介して形成された第2拡散層を有する選択トランジスタと、 前記第1拡散層に接続された記憶素子を備え、 前記第1LDD拡散層は前記第2LDD拡散層よりチャネル長方向の電気的抵抗が低い 半導体記憶装置。

IPC (6件)：

H01L 27/10 ,  H01L 27/105 ,  H01L 21/824 ,  H01L 43/08 ,  H01L 45/00 ,  H01L 49/00

FI (7件)：

H01L27/10 451 ,  H01L27/10 448 ,  H01L27/10 447 ,  H01L43/08 Z ,  H01L45/00 Z ,  H01L49/00 Z ,  H01L45/00 A

Fターム (29件)：

4M119AA05 ,  4M119BB01 ,  4M119CC05 ,  4M119DD33 ,  4M119DD45 ,  4M119EE22 ,  4M119EE27 ,  5F083FZ10 ,  5F083GA02 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA60 ,  5F083LA04 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083MA20 ,  5F083PR36 ,  5F092AA03 ,  5F092AB08 ,  5F092AC12 ,  5F092AD25 ,  5F092BB23 ,  5F092BB36 ,  5F092BB43