特許
J-GLOBAL ID：201003051576560222

半導体装置の製造方法及び基板処理装置

発明者：
赤江 尚徳

赤江 尚徳 について

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▲ひろせ▼ 義朗

▲ひろせ▼ 義朗 について

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加藤 智秀

加藤 智秀 について


出願人/特許権者：
株式会社日立国際電気

株式会社日立国際電気 について


代理人 (4件)： 油井 透 ,  阿仁屋 節雄 ,  清野 仁 ,  福岡 昌浩
公報種別：公開公報
出願番号（国際出願番号）：特願2009-295052
公開番号（公開出願番号）：特開2010-183069
出願日： 2009年12月25日
公開日（公表日）： 2010年08月19日
要約：
【課題】形成する薄膜の下地との界面の膜質向上、膜質制御を可能にする。【解決手段】処理室内に載置された基板の表面に、第1の元素を含む第1の処理ガス及び第2の元素を含む第2の処理ガスを交互に供給して第1の薄膜を形成し、第1の元素を含み第1の処理ガスと異なる元素成分を有する第3の処理ガスを交互に供給して第1の薄膜の上に第1の薄膜と同じ元素成分を有する第2の薄膜を形成する。【選択図】 図3
請求項（抜粋）：
処理室内に載置された基板の表面に、第1の成膜工程を行うことにより第1の薄膜を形成し、第2の成膜工程を行うことにより前記第1の薄膜の上に前記第1の薄膜と同じ元素成分を有する第2の薄膜を形成する半導体装置の製造方法であって、 前記第1の成膜工程は、 前記処理室内に、第1の元素を含む第1の処理ガスを供給する第1の工程と、 前記処理室内に残留する第1の処理ガスを排気する第2の工程と、 前記処理室内に、第2の元素を含む第2の処理ガスを供給する第3の工程と、 前記処理室内に残留する第2の処理ガスを排気する第4の工程と、 を含み、前記第1〜第4の工程を1サイクルとして所定回数のサイクルを行うことにより、前記基板の表面に前記第1の薄膜を形成し、 前記第2の成膜工程は、 前記処理室内に、第1の元素を含み前記第1の処理ガスと異なる元素成分を有する第3の処理ガスを供給する第5の工程と、 前記処理室内に残留する第3の処理ガスを排気する第6の工程と、 前記処理室内に、第2の元素を含む第2の処理ガスを供給する第7の工程と、 前記処理室内に残留する第2の処理ガスを排気する第8の工程と、 を含み、前記第5〜第8工程を1サイクルとして所定回数のサイクルを行うことにより、前記第1の薄膜の上に前記第2の薄膜を形成する半導体装置の製造方法。
IPC (4件)：
H01L 21/318 ,  H01L 21/31 ,  C23C 16/42 ,  C23C 16/455
FI (4件)：
H01L21/318 B ,  H01L21/31 C ,  C23C16/42 ,  C23C16/455
Fターム (40件)：
4K030AA06 ,  4K030AA13 ,  4K030AA18 ,  4K030BA40 ,  4K030BB13 ,  4K030CA04 ,  4K030CA12 ,  4K030FA03 ,  4K030FA10 ,  4K030HA01 ,  4K030KA04 ,  4K030KA23 ,  4K030LA15 ,  5F045AA08 ,  5F045AA15 ,  5F045AB33 ,  5F045AC03 ,  5F045AC05 ,  5F045AC07 ,  5F045AC12 ,  5F045AC15 ,  5F045AD07 ,  5F045AD08 ,  5F045AD09 ,  5F045AE19 ,  5F045DP19 ,  5F045DP28 ,  5F045EH18 ,  5F045EK06 ,  5F058BC08 ,  5F058BD01 ,  5F058BD02 ,  5F058BD04 ,  5F058BD10 ,  5F058BF04 ,  5F058BF24 ,  5F058BF30 ,  5F058BF37 ,  5F058BF74 ,  5F058BJ01
引用特許：
審査官引用 (6件)
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