特許

J-GLOBAL ID：201003055923050120

半導体記憶装置

発明者： 室岡 賢一
出願人/特許権者： 株式会社東芝
代理人 (2件)： 伊丹 勝 ,  田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2008-167516
公開番号（公開出願番号）：特開2010-009669
出願日： 2008年06月26日
公開日（公表日）： 2010年01月14日
要約：

【課題】外乱の影響を受け難く、微小なセル電流を効率よく検出することができるとともに低コストを実現する半導体記憶装置を提供することを目的とする。【解決手段】平行に配置された複数の第1の行線と、前記第1の行線に交差する複数の列線と、前記第1の行線と前記列線との各交差部に配置された複数の記憶素子と、前記列線を介して前記第1の行線と対向する位置から前記列線の所定部まで前記第1の行線と平行に配置され前記列線と容量結合された複数の第2の行線と、前記列線の所定部を下層制御電極、この列線の所定部に上層で容量結合された前記第2の行線を上層制御電極とする電界効果トランジスタからなるセンスアンプとを備えたことを特徴とする。【選択図】図1

請求項（抜粋）：

平行に配置された複数の第1の行線と、 前記第1の行線に交差する複数の列線と、 前記第1の行線と前記列線との各交差部に配置された複数の記憶素子と、 前記列線を介して前記第1の行線と対向する位置から前記列線の所定部まで前記第1の行線と平行に配置され前記列線と容量結合された複数の第2の行線と、 前記列線の所定部を下層制御電極、この列線の所定部に上層で容量結合された前記第2の行線を上層制御電極とする電界効果トランジスタからなるセンスアンプと を備えたことを特徴とする半導体記憶装置。

IPC (7件)：

G11C 13/00 ,  H01L 27/105 ,  H01L 27/10 ,  H01L 27/28 ,  H01L 51/05 ,  H01L 45/00 ,  H01L 49/00

FI (7件)：

G11C13/00 A ,  H01L27/10 448 ,  H01L27/10 451 ,  H01L27/10 449 ,  H01L45/00 A ,  H01L45/00 Z ,  H01L49/00 Z

Fターム (23件)：

5F083FZ07 ,  5F083FZ10 ,  5F083GA01 ,  5F083GA09 ,  5F083GA10 ,  5F083GA12 ,  5F083GA15 ,  5F083GA16 ,  5F083GA28 ,  5F083JA33 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA47 ,  5F083JA60 ,  5F083KA01 ,  5F083KA05 ,  5F083LA21 ,  5F083PR03 ,  5F083PR06 ,  5F083PR23 ,  5F083PR33 ,  5F083PR40