特許

J-GLOBAL ID：201003059489916453

メモリシステム、半導体記憶装置、及び配線基板

発明者： 越塚 淳生
出願人/特許権者： エルピーダメモリ株式会社
代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願2009-011641
公開番号（公開出願番号）：特開2010-170296
出願日： 2009年01月22日
公開日（公表日）： 2010年08月05日
要約：

【課題】ODT端子による内蔵終端抵抗の制御とリードデータの出力タイミングのずれによるバス転送時間の遅れをなくす。【解決手段】終端抵抗制御信号により外部からオンオフが制御可能な終端抵抗回路を備えた複数の半導体記憶装置と、複数の半導体記憶装置のうちいずれかの半導体記憶装置にリードコマンド又はライトコマンドを実行させるときに複数の半導体記憶装置の終端抵抗値がいずれもオンし、いずれの半導体記憶装置もリードコマンド又はライトコマンドを実行しないときに複数の半導体記憶装置の終端抵抗値がいずれもオフするように終端抵抗制御信号を出力する終端抵抗制御部を有するメモリコントローラと、を備え、半導体記憶装置の終端抵抗回路が、リードコマンドに応答してデータを出力するときに終端抵抗制御信号のレベルによらず、オフする。【選択図】図8

請求項（抜粋）：

終端抵抗制御信号により外部からオンオフが制御可能な終端抵抗回路を備えた複数の半導体記憶装置と、 前記複数の半導体記憶装置のうち、いずれかの半導体記憶装置にリードコマンド又はライトコマンドを実行させるときに前記複数の半導体記憶装置の終端抵抗がいずれもオンし、前記いずれの半導体記憶装置もリードコマンド又はライトコマンドを実行しないときに前記複数の半導体記憶装置の終端抵抗がいずれもオフするように前記終端抵抗制御信号を出力する終端抵抗制御部を有するメモリコントローラと、を備え、 前記終端抵抗回路が、前記半導体記憶装置が前記リードコマンドに応答してデータを出力するときに前記終端抵抗制御信号のレベルによらずにオフする終端抵抗回路であることを特徴とするメモリシステム。

IPC (4件)：

G06F 12/00 ,  G11C 11/401 ,  G11C 11/407 ,  G06F 13/16

FI (7件)：

G06F12/00 564D ,  G11C11/34 362Z ,  G11C11/34 362T ,  G06F12/00 550E ,  G06F12/00 597D ,  G06F12/00 550K ,  G06F13/16 510A

Fターム (17件)：

5B060MB00 ,  5B060MM00 ,  5M024AA04 ,  5M024BB04 ,  5M024BB27 ,  5M024BB33 ,  5M024DD42 ,  5M024DD57 ,  5M024DD83 ,  5M024JJ03 ,  5M024JJ38 ,  5M024JJ53 ,  5M024JJ58 ,  5M024PP01 ,  5M024PP02 ,  5M024PP03 ,  5M024PP07