特許

J-GLOBAL ID：201003060153936683

データプロセッサ

発明者： 山田 弘道 ,  萩原 今朝己 ,  石黒 雄一
出願人/特許権者： ルネサスエレクトロニクス株式会社
代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願2009-023275
公開番号（公開出願番号）：特開2010-181990
出願日： 2009年02月04日
公開日（公表日）： 2010年08月19日
要約：

【課題】データプロセッサにおいて複数のメモリに対して共通のメモリパトロール回路を用いることができるようにする。【解決手段】読み出しデータに対して誤り訂正を行って出力するメモリ(2)をCPU(1)の制御に従って定期的にリードアクセスすることによって前記メモリが保持するデータに対するメンテナンスを支援するメモリパトロール回路(4)を有する。メモリパトロール回路はCPUが接続するバス(SBUS)を介してメモリに接続され、メモリに対して一対一対応の密結合とはされていない。メモリパトロール回路によるパトロール動作の範囲はCPUの設定によって決まり、前記メモリからエラーの通知を受取ったときは当該エラーに係るデータのアドレスをメモリパトロール回路の記憶回路(41)に保持すると共に、例えばエラーフラグ格納領域(44)にエラーフラグをセットし、或いはCPUに割り込みを要求する。【選択図】図1

請求項（抜粋）：

プログラムを実行するCPUと、前記CPUのアドレス空間に配置されデータの読み出しと書き込みが行われる単数又は複数のメモリと、前記CPUによって制御されるメモリパトロール回路とを有し、 前記メモリは、書き込み動作において書き込みデータからエラー訂正コードを生成してデータと共に記憶し、読み出し動作において読み出したデータとエラー訂正コードを用いて読み出しデータに対する誤り訂正を行って出力する誤り検出及び訂正機能を備え、 前記メモリパトロール回路は、前記CPUによって書き込み及び読み出し可能にされた記憶回路と、前記記憶回路を参照して前記メモリの読み出し制御を行うパトロール制御回路と、を有し、 前記記憶回路は、前記CPUにより前記メモリの読み出し範囲がプログラマブルに指定されると共に、CPUにより参照可能なエラーフラグ格納領域を有し、 前記パトロール制御回路は、前記CPUからパトロール動作の開始が指示されると、前記記憶回路に指定された前記メモリのアドレスに対して読出し動作を指示し、これによって当該メモリからエラーの有無を受取り、エラーがあったときは当該エラーに係るデータのアドレスを前記記憶回路に保持すると共に、前記エラーフラグ格納領域にエラーフラグをセットする、データプロセッサ。

IPC (1件)：

G06F 12/16

FI (1件)：

G06F12/16 320K

Fターム (9件)：

5B018GA01 ,  5B018HA14 ,  5B018HA21 ,  5B018HA31 ,  5B018KA01 ,  5B018KA02 ,  5B018KA22 ,  5B018MA01 ,  5B018QA04