特許

J-GLOBAL ID：201003060611400844

キャッシュシステム

発明者： 野村 久美子 ,  藤田 忍
出願人/特許権者： 株式会社東芝
代理人 (21件)： 鈴江 武彦 ,  蔵田 昌俊 ,  河野 哲 ,  中村 誠 ,  福原 淑弘 ,  峰 隆司 ,  白根 俊郎 ,  村松 貞男 ,  野河 信久 ,  幸長 保次郎 ,  河野 直樹 ,  砂川 克 ,  風間 鉄也 ,  勝村 紘 ,  河井 将次 ,  佐藤 立志 ,  岡田 貴志 ,  堀内 美保子 ,  竹内 将訓 ,  市原 卓三 ,  山下 元
公報種別：公開公報
出願番号（国際出願番号）：特願2009-039813
公開番号（公開出願番号）：特開2010-198129
出願日： 2009年02月23日
公開日（公表日）： 2010年09月09日
要約：

【課題】複数のプロセッサエレメントを使用した場合においても、キャッシュアクセス時間を短縮することができ、且つキャッシュコヒレンシの低減をはかる。【解決手段】複数のプロセッサエレメント11と、プロセッサエレメント11との間でデータの授受を行う複数のキャッシュメモリ13と、プロセッサエレメント11とキャッシュメモリ13との間に設けられ、プロセッサエレメント11とキャッシュメモリ13との接続関係を切り替える3次元クロスバーバス回路12と、プロセッサエレメント11からの要求に応じてクロスバーバス回路12の接続の切り替えを制御するスイッチ制御部14と、を具備したキャッシュシステムであって、キャッシュメモリ13はそれぞれ一定範囲のアドレスのデータ又はインストラクションを格納可能で、キャッシュメモリ13毎に異なるアドレスが割り当てられている。【選択図】 図1

請求項（抜粋）：

コンピュータが動作するための演算処理機能を有する複数のプロセッサエレメントと、 前記プロセッサエレメントとの間でデータの授受を行う複数のキャッシュメモリと、 前記プロセッサエレメントとキャッシュメモリとの間に設けられ、前記プロセッサエレメントとキャッシュメモリとの接続関係を切り替える3次元クロスバーバス回路と、 前記プロセッサエレメントからの要求に応じて前記クロスバーバス回路の接続の切り替えを制御するスイッチ制御部と、 を具備し、 前記キャッシュメモリはそれぞれ一定範囲のアドレスのデータ又はインストラクションを格納可能で、前記キャッシュメモリ毎に異なるアドレスが割り当てられていることを特徴とするキャッシュシステム。

IPC (1件)：

G06F 12/08

FI (5件)：

G06F12/08 551Z ,  G06F12/08 509E ,  G06F12/08 509F ,  G06F12/08 513 ,  G06F12/08 575

Fターム (5件)：

5B005JJ12 ,  5B005KK14 ,  5B005MM05 ,  5B005NN01 ,  5B005UU32