特許

J-GLOBAL ID：201003063243001658

半導体集積回路装置

発明者： 古田 太 ,  長田 健一 ,  佐圓 真
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2009-028037
公開番号（公開出願番号）：特開2010-186764
出願日： 2009年02月10日
公開日（公表日）： 2010年08月26日
要約：

【課題】貫通ビアを備えた積層構造の半導体チップにおいて、高速なチップ間通信を実現する。【解決手段】N段に積層された半導体チップ3001〜300Nの貫通ビア経路において、各半導体チップ3001〜300N内にリピータバッファ回路301を設ける。例えば、半導体チップ300Nの出力バッファ回路107より送信された信号は、各半導体チップ3002〜300Nのリピータバッファ回路301を介して半導体チップ3001の入力バッファ回路108に伝送される。各リピータバッファ回路301は、その入力側と出力側のインピーダンスを分離できるため、各半導体チップ3001〜300Nの貫通ビア経路に寄生する浮遊容量に伴う波形品質の劣化を低減でき、高速な信号を伝送することが可能となる。【選択図】図3

請求項（抜粋）：

積層搭載され、貫通ビア経路によって自身以外の半導体チップとの間で信号の伝送を行う複数の半導体チップを備え、 前記複数の半導体チップのそれぞれは、 前記貫通ビア経路内に位置し、回路形成面に形成された第1ノードと、 前記貫通ビア経路内に位置し、前記回路形成面と対向する半導体基板面に形成された第2ノードと、 前記第1ノードと前記第2ノードの間に挿入され、前記第1ノードのインピーダンスと前記第2ノードのインピーダンスを分離するバッファ回路とを有することを特徴とする半導体集積回路装置。

IPC (3件)：

H01L 25/065 ,  H01L 25/07 ,  H01L 25/18

FI (1件)：

H01L25/08 Z

Fターム (12件)：

5F038BE07 ,  5F038CA16 ,  5F038CD06 ,  5F038CD08 ,  5F038CD09 ,  5F038CD13 ,  5F038CD15 ,  5F038DF04 ,  5F038DF05 ,  5F038DF08 ,  5F038EZ07 ,  5F038EZ20