特許

J-GLOBAL ID：201003066051572650

半導体記憶装置

発明者： 平林 修
出願人/特許権者： 株式会社東芝
代理人 (2件)： 伊丹 勝 ,  田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2009-063575
公開番号（公開出願番号）：特開2010-218617
出願日： 2009年03月16日
公開日（公表日）： 2010年09月30日
要約：

【課題】データ線の容量によるデータ書き込み特性の悪化を防止し、低電圧で動作する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数のワード線WLと複数のビット線対BLの各交差部に接続された複数のSRAMセルCellとを備えたメモリセルアレイ1と、ビット線対BLと同様に形成されたレプリカビット線RBLと、接地電圧に向けて駆動されたビット線BLtを所定のタイミングで負電位に駆動するブートストラップ回路3と、レプリカビット線RBLを接地電圧に向けて駆動するレプリカ書き込みバッファ回路2とを備える。ブートストラップ回路3は、ブーストイネーブル信号boost_enに基づいてビット線BLtを負電位に駆動するタイミングを制御する。ブートストラップ回路3は、レプリカビット線RBLの電位が所定の値となったタイミングでビット線BLtを負電位に駆動する。【選択図】図1

請求項（抜粋）：

複数のワード線、これらワード線に交差する第1及び第2のビット線からなる複数のビット線対、並びに前記複数のワード線と前記複数のビット線対の各交差部に接続された複数のメモリセルを備えたメモリセルアレイと、 前記第1及び第2のビット線と同様に形成されたレプリカビット線と、 前記メモリセルへのデータの書き込み動作の際、前記第1又は第2のビット線を接地電圧に向けて駆動する書き込みバッファ回路と、 前記接地電圧に向けて駆動された前記第1又は第2のビット線を所定のタイミングで負電位に駆動するブートストラップ回路と、 前記書き込みバッファ回路と略同様の駆動力で前記レプリカビット線を接地電圧に向けて駆動するレプリカ書き込みバッファ回路とを備え、 前記ブートストラップ回路は、前記レプリカビット線の電位が所定の値となったタイミングで前記第1又は第2のビット線を負電位に駆動することを特徴とする半導体記憶装置。

IPC (2件)：

G11C 11/413 ,  G11C 11/417

FI (2件)：

G11C11/34 J ,  G11C11/34 305

Fターム (4件)：

5B015HH03 ,  5B015JJ02 ,  5B015KA38 ,  5B015KB88