特許

J-GLOBAL ID：201003072070575032

半導体装置およびその製造方法

発明者： 細田 直宏
出願人/特許権者： ルネサスエレクトロニクス株式会社
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2009-130761
公開番号（公開出願番号）：特開2010-278314
出願日： 2009年05月29日
公開日（公表日）： 2010年12月09日
要約：

【課題】不揮発性メモリで発生するディスターブを抑制して、半導体装置の信頼性を向上することができる技術を提供する。【解決手段】半導体基板1S上に、第1電位障壁膜EB1と電荷蓄積膜ECと第2電位障壁膜EB2からなる積層絶縁膜を介してメモリゲート電極MGが形成されている。そして、このメモリゲート電極MGの両側の側壁に酸化シリコン膜OX3を介して補助ゲート電極AG1、AG2が形成されている。補助ゲート電極AG1、AG2の直下にある半導体基板1S内には浅いn型低濃度不純物拡散領域EX1が形成されている。このように構成されているメモリセルの書き込み動作時において、非選択セルの補助ゲート電極AG1、AG2に負電圧を印加する。【選択図】図6

請求項（抜粋）：

半導体基板のメモリセル領域に形成された複数のメモリセルを備え、 前記複数のメモリセルのそれぞれは、 (a)前記半導体基板と、 (b)前記半導体基板上に形成された第1ゲート絶縁膜と、 (c)前記第1ゲート絶縁膜上に形成された第1ゲート電極と、 (d)前記半導体基板内に形成された第1ソース領域および第1ドレイン領域とを有する半導体装置であって、 前記第1ゲート電極の側壁に補助ゲート電極が形成されており、 前記第1ゲート電極と前記補助ゲート電極との間、および、前記補助ゲート電極と前記半導体基板との間には、第1絶縁膜が形成されており、 前記補助ゲート電極の直下の前記半導体基板内には前記第1ソース領域あるいは前記第1ドレイン領域が形成されていることを特徴とする半導体装置。

IPC (6件)：

H01L 27/115 ,  H01L 21/824 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/10 ,  G11C 16/04

FI (5件)：

H01L27/10 434 ,  H01L29/78 371 ,  H01L27/10 481 ,  H01L27/10 461 ,  G11C17/00 623A

Fターム (48件)：

5B125BA08 ,  5B125BA09 ,  5B125BA19 ,  5B125CA19 ,  5B125EA01 ,  5B125EA04 ,  5B125EB01 ,  5B125EB02 ,  5B125FA06 ,  5B125FA07 ,  5F083EP18 ,  5F083EP22 ,  5F083EP30 ,  5F083EP63 ,  5F083EP68 ,  5F083ER03 ,  5F083ER05 ,  5F083ER06 ,  5F083ER11 ,  5F083ER30 ,  5F083GA15 ,  5F083JA02 ,  5F083JA03 ,  5F083JA04 ,  5F083JA05 ,  5F083JA06 ,  5F083JA35 ,  5F083JA36 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083MA02 ,  5F083MA06 ,  5F083MA19 ,  5F083PR40 ,  5F083ZA12 ,  5F083ZA13 ,  5F083ZA14 ,  5F101BA45 ,  5F101BB02 ,  5F101BB03 ,  5F101BC11 ,  5F101BD07 ,  5F101BD35 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BH19