特許

J-GLOBAL ID：201003074602700720

LSIの設計方法

発明者： 高嶋 裕司 ,  黒川 敦 ,  大谷 一幸
出願人/特許権者： 三洋電機株式会社 ,  三洋半導体株式会社
代理人 (2件)： 須藤 克彦 ,  鎌田 康秀
公報種別：公開公報
出願番号（国際出願番号）：特願2008-199872
公開番号（公開出願番号）：特開2010-039631
出願日： 2008年08月01日
公開日（公表日）： 2010年02月18日
要約：

【課題】LSIの設計において、電源ノイズによる電源電圧変動を考慮した論理セルの配置を実現する。また、論理セルのタイミング保証のためのマージンを小さくしてチップサイズの縮小を図る。【解決手段】互いに交差してグリッドを形成した複数の電源線と、電源線から電源供給を受ける複数の論理セルとを有するLSIの設計方法において、電源線上の複数の点における電圧波形を取得し、電圧波形から最小電圧を求め、電源線の複数の点の中の2点間の距離に対する前記最小電圧の空間相関を表す相関係数を求め、その相関係数に基づいて複数の論理セルの配置を決定する。【選択図】図10

請求項（抜粋）：

互いに交差してグリッドを形成した複数の電源線と、前記電源線から電源供給を受ける複数の論理セルとを有するLSIの設計方法において、 前記電源線上の複数の点における電圧波形を取得し、 前記電圧波形から最小電圧を求め、 前記電源線の複数の点の中の2点間の距離に対する前記最小電圧の空間相関を表す第1の相関係数を求め、 前記第1の相関係数に基づいて、前記複数の論理セルの配置を決定することを特徴とするLSIの設計方法。

IPC (2件)：

G06F 17/50 ,  H01L 21/82

FI (6件)：

G06F17/50 658V ,  G06F17/50 658A ,  G06F17/50 672T ,  G06F17/50 666Z ,  H01L21/82 L ,  H01L21/82 D

Fターム (14件)：

5B046AA08 ,  5B046BA05 ,  5B046JA01 ,  5F064BB07 ,  5F064EE08 ,  5F064EE09 ,  5F064EE12 ,  5F064EE19 ,  5F064EE22 ,  5F064EE42 ,  5F064EE47 ,  5F064EE52 ,  5F064HH06 ,  5F064HH10