薄膜トランジスタおよび表示装置

発明者： ,
出願人/特許権者：
代理人 (4件)：藤島洋一郎 , 三反崎泰司 , 長谷部政男 , 田名網孝昭
公報種別：公開公報
出願番号（国際出願番号）：特願2009-024034
公開番号（公開出願番号）：特開2010-182818
出願日： 2009年02月04日
公開日（公表日）： 2010年08月19日
要約：

【課題】酸化物半導体層を含む薄膜トランジスタにおいて、信頼性を向上させることが可能な薄膜トランジスタを提供する。【解決手段】シリコン酸化膜またはシリコン酸窒化膜からなるゲート絶縁膜222を、酸化物半導体層23に対応する領域において、この酸化物半導体層23と接するように選択的に形成する。ゲート絶縁膜222と酸化物半導体層23との間で良好なデバイス界面が形成され、酸化物半導体層23での格子欠陥の形成を抑制することができる。また、シリコン窒化膜からなるゲート絶縁膜221上において、酸化物半導体層23の上面および側面とゲート絶縁膜222の側面とが、ソース・ドレイン電極25およびチャネル保護膜24によって覆われているようにする。酸化物半導体層23への水分等の混入が抑えられ、酸化物半導体層23での水分の吸着を抑制することができる。【選択図】図4

請求項（抜粋）：

基板上に形成されたゲート電極と、前記ゲート電極に対応してチャネル領域を形成する酸化物半導体層と、前記基板および前記ゲート電極上に形成され、シリコン窒化膜からなる第1ゲート絶縁膜と、前記第1ゲート絶縁膜上の前記酸化物半導体層に対応する領域においてこの酸化物半導体層と接するように選択的に形成され、シリコン酸化膜またはシリコン酸窒化膜からなる第2ゲート絶縁膜と、ソース・ドレイン電極と、保護膜とを備え、前記第1ゲート絶縁膜上において、前記酸化物半導体層の上面および側面と前記第2ゲート絶縁膜の側面とが、前記ソース・ドレイン電極および前記保護膜によって覆われている薄膜トランジスタ。

IPC (6件)：

H01L 29/786 , H01L 21/336 , H01L 21/28 , H01L 21/283 , H01L 29/417 , H01L 51/50

FI (10件)：

H01L29/78 619A , H01L29/78 618B , H01L29/78 617U , H01L29/78 617S , H01L29/78 616U , H01L29/78 616V , H01L21/28 301B , H01L21/283 C , H01L29/50 M , H05B33/14 A

Fターム (67件)：

3K107AA01 , 3K107BB01 , 3K107CC21 , 3K107EE04 , 4M104AA03 , 4M104AA09 , 4M104BB02 , 4M104BB04 , 4M104BB14 , 4M104BB16 , 4M104BB36 , 4M104CC01 , 4M104EE03 , 4M104EE06 , 4M104EE12 , 4M104EE14 , 4M104EE16 , 4M104EE17 , 4M104FF06 , 4M104FF09 , 4M104FF13 , 4M104GG09 , 4M104HH20 , 5F110AA06 , 5F110AA14 , 5F110AA21 , 5F110BB01 , 5F110CC07 , 5F110EE03 , 5F110EE04 , 5F110EE06 , 5F110EE14 , 5F110EE44 , 5F110FF02 , 5F110FF03 , 5F110FF04 , 5F110FF09 , 5F110FF12 , 5F110FF28 , 5F110FF30 , 5F110GG01 , 5F110GG25 , 5F110GG43 , 5F110HK02 , 5F110HK03 , 5F110HK04 , 5F110HK07 , 5F110HK22 , 5F110HK33 , 5F110HL02 , 5F110HL03 , 5F110HL04 , 5F110HL07 , 5F110HL12 , 5F110HL23 , 5F110NN03 , 5F110NN04 , 5F110NN05 , 5F110NN13 , 5F110NN14 , 5F110NN22 , 5F110NN24 , 5F110NN27 , 5F110NN34 , 5F110NN35 , 5F110NN71 , 5F110NN73

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