特許

J-GLOBAL ID：201003077562600140

マルチチッププロセッサ

発明者： 津野田 賢伸 ,  知原 信博
出願人/特許権者： 株式会社日立製作所
代理人 (2件)： 井上 学 ,  戸田 裕二
公報種別：公開公報
出願番号（国際出願番号）：特願2008-279059
公開番号（公開出願番号）：特開2010-108204
出願日： 2008年10月30日
公開日（公表日）： 2010年05月13日
要約：

【課題】 プロセッサコア数を可変とすることによるスケーラブルな演算性能、および自由度が高く再構成可能なプロセッサコア間結合トポロジを特徴とする、組み込み向け低コストマルチプロセッサを実現する。【解決手段】 少なくともプロセッサコアとメモリとを有するユニットチップを複数積層して構成されるマルチプロセッサであって、前記ユニットチップは、複数のプロセッサコアと、複数のメモリと、前記プロセッサコアと前記メモリとチップ外部との接続関係を設定する構成制御部と、前記プロセッサあるいは前記メモリあるいは前記構成制御部と、積層接続される他のユニットチップとのトランザクションを伝送するチップ接続部とを有する構成とし、前記チップ接続部は当該ユニットチップの辺部に回転対称に配設され、積層構成される前記ユニットチップのいずれかのユニットチップが回転接続されるようにした。【選択図】図1

請求項（抜粋）：

少なくともプロセッサコアとメモリとを有するユニットチップを複数積層して構成されるマルチプロセッサであって、 前記ユニットチップは、複数のプロセッサコアと、複数のメモリと、前記プロセッサコアと前記メモリとチップ外部との接続関係を設定する構成制御部と、前記プロセッサあるいは前記メモリあるいは前記構成制御部と、積層接続される他のユニットチップとのトランザクションを伝送するチップ接続部と、を有し、 前記チップ接続部は当該ユニットチップの辺部に回転対称に配設され、 積層構成される前記ユニットチップのいずれかのユニットチップが回転接続されることを特徴とするマルチチッププロセッサ。

IPC (6件)：

G06F 15/78 ,  G06F 15/173 ,  H01L 25/065 ,  H01L 25/07 ,  H01L 25/18 ,  H01L 23/00

FI (4件)：

G06F15/78 510E ,  G06F15/173 640M ,  H01L25/08 Z ,  H01L23/00 C

Fターム (11件)：

5B045BB12 ,  5B045BB28 ,  5B045BB29 ,  5B045KK06 ,  5B062CC04 ,  5B062EE08 ,  5B062EE09 ,  5B062EE10 ,  5B062FF05 ,  5B062FF08 ,  5B062GG05

引用特許：

出願人引用 (1件)

• マルチベクトルプロセッサシステム及びベクトルプロセッサ
  公報種別：公開公報   出願番号：特願2002-331571   出願人：日本電気株式会社