特許
J-GLOBAL ID：201003079233906931

半導体装置

発明者：
二山 拓也

二山 拓也 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (21件)： 鈴江 武彦 ,  蔵田 昌俊 ,  河野 哲 ,  中村 誠 ,  福原 淑弘 ,  峰 隆司 ,  白根 俊郎 ,  村松 貞男 ,  野河 信久 ,  幸長 保次郎 ,  河野 直樹 ,  砂川 克 ,  風間 鉄也 ,  勝村 紘 ,  河井 将次 ,  佐藤 立志 ,  岡田 貴志 ,  堀内 美保子 ,  竹内 将訓 ,  市原 卓三 ,  山下 元
公報種別：公開公報
出願番号（国際出願番号）：特願2008-266683
公開番号（公開出願番号）：特開2010-098067
出願日： 2008年10月15日
公開日（公表日）： 2010年04月30日
要約：
【課題】抵抗素子及び容量素子の三次元化によりこれらの面積を縮小する。【解決手段】本発明の例に係る半導体装置は、半導体基板21と、半導体基板21上に積層され、導電性ポリシリコンから構成される複数の導電層R<00>〜R<04>, R<10>〜R<14>, R<20>〜R<24>, R<30>〜R<34>と、複数の導電層R<00>〜R<04>, R<10>〜R<14>, R<20>〜R<24>, R<30>〜R<34>上に配置される金属層M1とを備える。複数の導電層R<00>〜R<04>, R<10>〜R<14>, R<20>〜R<24>, R<30>〜R<34>の両端は、階段状にレイアウトされ、複数の導電層R<00>〜R<04>, R<10>〜R<14>, R<20>〜R<24>, R<30>〜R<34>は、その両端部において金属層M1を介して互いに直列接続され、抵抗素子を構成する。【選択図】図80
請求項（抜粋）：
半導体基板と、前記半導体基板上に積層され、導電性ポリシリコンから構成される複数の導電層と、前記複数の導電層上に配置される金属層とを具備し、前記複数の導電層の両端は、階段状にレイアウトされ、前記複数の導電層は、その両端部において前記金属層を介して互いに直列接続され、抵抗素子を構成することを特徴とする半導体装置。
IPC (10件)：
H01L 21/822 ,  H01L 27/04 ,  H01L 21/824 ,  H01L 27/115 ,  H01L 27/10 ,  H01L 27/105 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/823 ,  H01L 27/06
FI (8件)：
H01L27/04 A ,  H01L27/10 434 ,  H01L27/10 451 ,  H01L27/10 448 ,  H01L29/78 371 ,  H01L27/04 C ,  H01L27/04 R ,  H01L27/06 102A
Fターム (50件)：
5F038AC05 ,  5F038AC07 ,  5F038AC14 ,  5F038AR09 ,  5F038AR21 ,  5F038AR25 ,  5F038CA16 ,  5F038DF05 ,  5F038EZ20 ,  5F048AB01 ,  5F048AB03 ,  5F048AB10 ,  5F048AC03 ,  5F048AC05 ,  5F048AC10 ,  5F048BA01 ,  5F048BB05 ,  5F048BE03 ,  5F048BF02 ,  5F048BF11 ,  5F048BF16 ,  5F048BF17 ,  5F048CB01 ,  5F048CB04 ,  5F083EP18 ,  5F083EP22 ,  5F083EP32 ,  5F083EP76 ,  5F083FZ10 ,  5F083GA10 ,  5F083JA32 ,  5F083JA35 ,  5F083KA01 ,  5F083KA05 ,  5F083LA03 ,  5F083LA04 ,  5F083LA05 ,  5F083LA12 ,  5F083LA16 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083PR43 ,  5F083PR57 ,  5F101BA45 ,  5F101BB02 ,  5F101BD16 ,  5F101BD30 ,  5F101BD34 ,  5F101BH21
引用特許：
審査官引用 (3件)

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