アクティブマトリクス基板及びその検査方法

発明者：
出願人/特許権者：
代理人 (2件)：前田弘 , 竹内祐二
公報種別：公開公報
出願番号（国際出願番号）：特願2009-070675
公開番号（公開出願番号）：特開2010-224162
出願日： 2009年03月23日
公開日（公表日）： 2010年10月07日
要約：

【課題】画素電極を形成した後の静電気対策及びアレイ検査の双方を実現する。【解決手段】マトリクス状に設けられた複数の画素電極20aと、各画素電極20aの整列方向の一方向に沿って互いに平行に延びるように設けられた複数の表示用配線18aと、各表示用配線18aの端部にそれぞれ設けられた複数の入力端子20cと、各入力端子20cに導通可能に設けられた短絡配線20bとを備え、各入力端子20cに重なるように圧電素子6aが設けられ、各入力端子20cと短絡配線20bとの間には、短絡配線20bが帯電したときに各入力端子20cと短絡配線20bとを導通状態にすると共に、各入力端子20cが押圧されたときに圧電素子6aからの電気信号により各入力端子20cと短絡配線20bとを非導通状態にするスイッチング素子8aがそれぞれ設けられている。【選択図】図1

請求項（抜粋）：

マトリクス状に設けられた複数の画素電極と、上記各画素電極の整列する方向の一方向に沿って互いに平行に延びるように設けられた複数の表示用配線と、上記各表示用配線の端部にそれぞれ設けられた複数の入力端子と、上記各入力端子に導通可能に設けられた短絡配線とを備えたアクティブマトリクス基板であって、上記各入力端子に重なるように圧電素子が設けられ、上記各入力端子と上記短絡配線との間には、上記短絡配線が帯電したときに上記各入力端子と上記短絡配線とを導通状態にすると共に、上記各入力端子が押圧されたときに上記圧電素子からの電気信号により上記各入力端子と上記短絡配線とを非導通状態にするように構成されたスイッチング素子がそれぞれ設けられていることを特徴とするアクティブマトリクス基板。

IPC (6件)：

G09F 9/30 , G02F 1/134 , H01L 29/786 , G02F 1/133 , G09F 9/00 , G01R 31/00

FI (10件)：

G09F9/30 330Z , G02F1/1345 , H01L29/78 623A , H01L29/78 624 , H01L29/78 612B , H01L29/78 613A , G02F1/133 550 , G09F9/30 338 , G09F9/00 352 , G01R31/00

Fターム (69件)：

2G036AA19 , 2G036AA25 , 2G036BA33 , 2G036BB12 , 2G036CA06 , 2H092GA40 , 2H092GA50 , 2H092JA24 , 2H092JA41 , 2H092JB22 , 2H092JB31 , 2H092MA56 , 2H092NA30 , 2H092PA06 , 2H193ZA04 , 2H193ZK03 , 2H193ZK08 , 2H193ZK14 , 5C094AA31 , 5C094AA41 , 5C094AA42 , 5C094BA03 , 5C094BA43 , 5C094CA19 , 5C094GA10 , 5C094GB10 , 5F110AA22 , 5F110AA24 , 5F110BB02 , 5F110BB04 , 5F110DD02 , 5F110EE01 , 5F110EE04 , 5F110EE14 , 5F110EE30 , 5F110EE44 , 5F110FF02 , 5F110FF03 , 5F110FF30 , 5F110GG02 , 5F110GG13 , 5F110GG45 , 5F110HJ01 , 5F110HJ12 , 5F110HJ23 , 5F110HL03 , 5F110HL04 , 5F110HL12 , 5F110HL23 , 5F110NN02 , 5F110NN23 , 5F110NN24 , 5F110NN27 , 5F110NN35 , 5F110NN36 , 5F110NN71 , 5F110NN73 , 5F110PP01 , 5F110PP03 , 5F110QQ11 , 5F110QQ23 , 5F110QQ30 , 5G435AA14 , 5G435AA17 , 5G435AA19 , 5G435BB12 , 5G435CC09 , 5G435GG31 , 5G435KK05

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