特許
J-GLOBAL ID：201003087993208455
回路基板の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
▲角▼谷 浩
公報種別：公開公報
出願番号（国際出願番号）：特願2009-081057
公開番号（公開出願番号）：特開2010-232590
出願日： 2009年03月30日
公開日（公表日）： 2010年10月14日
要約：
【課題】絶縁層上に形成される配線層の配線高さを低減することが可能な回路基板の製造方法を提供する。【解決手段】両面に上層銅箔2と下層銅箔3が積層された絶縁基板1を用意し、上層銅箔2にレーザ照射することにより下層銅箔2に達するビアホール1aを形成する。次に、ビアホール1aにデスミア処理を施してスミアを除去する。次に、レーザ照射およびデスミア処理の際にビアホール1aの開口上部に形成される上層銅箔2の突出部2aを残した状態で銅めっき処理を行う。これにより、ビアホール1aを埋め込むとともに、上層銅箔2上に所定の厚さH1を有する上層銅めっき層5を形成する。そして、化学エッチング液を用いて上層銅めっき層5を全面エッチングし、所定の厚みH2まで薄膜化する。次に、上層銅めっき層5と上層銅箔2をパターニングすることによって上層配線層を形成する。【選択図】図1
請求項（抜粋）：
一方の面側に第1銅箔が形成された絶縁層を用意し、前記第1銅箔側から前記絶縁層にビアホールを形成する第1工程と、
前記ビアホールを形成する際に、前記ビアホールの開口上部に前記第1銅箔の突出部を残した状態でめっき処理を行うことによって前記第1銅箔上に銅めっき層を形成する第2工程と、
前記銅めっき層をエッチングすることによって所定の厚みまで薄膜化する第3工程と、
前記銅めっき層および前記第1銅箔をパターニングすることによって配線層を形成する第4工程と、
を備えることを特徴とする回路基板の製造方法。
IPC (2件)：
FI (2件)：
Fターム (33件)：
5E317AA24
, 5E317BB02
, 5E317BB03
, 5E317BB12
, 5E317CC32
, 5E317CC33
, 5E317CD01
, 5E317CD25
, 5E317CD27
, 5E317CD32
, 5E317GG14
, 5E346AA12
, 5E346AA15
, 5E346AA43
, 5E346CC02
, 5E346CC08
, 5E346CC09
, 5E346CC10
, 5E346CC12
, 5E346CC13
, 5E346CC14
, 5E346CC32
, 5E346DD25
, 5E346DD32
, 5E346FF01
, 5E346FF03
, 5E346FF04
, 5E346FF07
, 5E346FF15
, 5E346GG15
, 5E346GG17
, 5E346GG22
, 5E346HH24
