特許

J-GLOBAL ID：201003097321329829

半導体装置

発明者： 小笠原 将明
出願人/特許権者： 株式会社東芝
代理人 (1件)： 日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2009-071016
公開番号（公開出願番号）：特開2010-225814
出願日： 2009年03月23日
公開日（公表日）： 2010年10月07日
要約：

【課題】高耐圧な半導体装置を提供する。【解決手段】本発明の半導体装置は、第1導電型の半導体層1、2と、半導体層1、2の第1の主面側に設けられた第2導電型のベース層3と、ベース層3上に選択的に設けられた第1導電型のソース層4と、ベース層3上に選択的に設けられた第2導電型のキャリア排出層5と、ソース層4及びキャリア排出層5の表面から、少なくともベース層3に至る深さまで形成されたトレンチT1、T2内に設けられたゲート電極8とを備え、半導体層2と接するベース層3の底部は凹凸形状に形成され、キャリア排出層5の下におけるベース層3の底部は、ソース層4の下におけるベース層3の底部よりも半導体層1側に位置する。【選択図】図1

請求項（抜粋）：

第1の主面と前記第1の主面の反対側に形成された第2の主面とを有する第1導電型の半導体層と、 前記半導体層の前記第1の主面側に設けられた第2導電型のベース層と、 前記ベース層上に選択的に設けられた第1導電型のソース層と、 前記ベース層上に選択的に設けられた第2導電型のキャリア排出層と、 前記ソース層及び前記キャリア排出層の表面上に設けられた第1の主電極と、 前記半導体層の前記第2の主面に設けられた第2の主電極と、 前記ソース層及び前記キャリア排出層の表面から、少なくとも前記ベース層に至る深さまで形成されたトレンチ内に設けられたゲート電極と、 を備え、 前記半導体層と接する前記ベース層の底部は凹凸形状に形成され、前記キャリア排出層の下における前記ベース層の底部は、前記ソース層の下における前記ベース層の底部よりも前記第2の主面側に位置することを特徴とする半導体装置。

IPC (2件)：

H01L 29/78 ,  H01L 21/336

FI (6件)：

H01L29/78 652C ,  H01L29/78 652B ,  H01L29/78 653C ,  H01L29/78 652D ,  H01L29/78 652S ,  H01L29/78 658A