特許
J-GLOBAL ID:201003099263901498
半導体装置およびその製造方法
発明者:
出願人/特許権者:
代理人 (1件):
筒井 大和
公報種別:公開公報
出願番号(国際出願番号):特願2009-082880
公開番号(公開出願番号):特開2010-141281
出願日: 2009年03月30日
公開日(公表日): 2010年06月24日
要約:
【課題】半導体装置の小型化が進んでも半導体装置の信頼性向上を図ることができる技術を提供する。【解決手段】本発明の技術的思想は、積層形成される窒化シリコン膜SN1〜SN3のそれぞれの膜厚を一定値ではなく、トータルの総膜厚を一定に保ちながら、上層の窒化シリコン膜SN3から下層の窒化シリコン膜SN1にしたがって膜厚を薄くするように構成している点にある。これにより、歪シリコン技術を実効あらしめる窒化シリコン膜SN1〜SN3の引張応力を確保しながら、特に、最上層の窒化シリコン膜SN3の埋め込み特性を改善できる。【選択図】図21
請求項(抜粋):
(a)半導体基板上に互いに隣接する第1MISFETおよび第2MISFETを含む複数のMISFETを形成する工程と、
(b)前記(a)工程後、前記第1MISFETの第1ゲート電極と前記第2MISFETの第2ゲート電極の間の第1領域を含む前記半導体基板上に多層絶縁膜を形成する工程と、
(c)前記(b)工程後、前記多層絶縁膜上に層間絶縁膜を形成する工程と、
(d)前記(c)工程後、前記層間絶縁膜と前記多層絶縁膜を貫通して前記半導体基板に達し、かつ、前記第1領域内であって、前記第1ゲート電極と前記第2ゲート電極が並行して延在する第1方向に沿って複数のコンタクトホールを形成する工程と、
(e)前記(d)工程後、前記複数のコンタクトホールに導電材料を埋め込んでプラグを形成する工程とを備える半導体装置の製造方法であって、
前記(b)工程は、
(b1)前記半導体基板上に、前記複数のMISFETのそれぞれのゲート電極上に形成される膜厚が第1膜厚である第1絶縁膜を形成する工程と、
(b2)前記(b1)工程後、前記複数のMISFETのそれぞれのゲート電極上に形成される膜厚が前記第1膜厚よりも厚い第2膜厚である第2絶縁膜を前記第1絶縁膜上に形成する工程とを有し、
前記多層絶縁膜は前記第1絶縁膜と前記第2絶縁膜を含み、
前記第1絶縁膜および前記第2絶縁膜は同じ材料で形成されており、
前記層間絶縁膜と、前記第1絶縁膜および前記第2絶縁膜とは、別の材料で形成されていることを特徴とする半導体装置の製造方法。
IPC (10件):
H01L 21/823
, H01L 27/088
, H01L 21/768
, H01L 23/522
, H01L 21/28
, H01L 21/824
, H01L 27/11
, H01L 29/78
, H01L 27/092
, H01L 21/318
FI (11件):
H01L27/08 102B
, H01L21/90 M
, H01L21/90 C
, H01L21/28 L
, H01L21/28 301S
, H01L27/10 381
, H01L29/78 301N
, H01L27/08 321C
, H01L27/08 321K
, H01L21/318 M
, H01L27/08 102H
Fターム (183件):
4M104AA01
, 4M104BB01
, 4M104BB14
, 4M104BB20
, 4M104BB21
, 4M104BB22
, 4M104BB25
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