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J-GLOBAL ID：201102218723645714   整理番号：11A0848714

Split-output Latchを用いたSemi-static TSPC DFFの提案と評価

Semi-static TSPC DFF Using Split-output Latch

著者 (4件)： 中林智之 (三重大 大学院工学研究科) ,  佐々木敬泰 (三重大 大学院工学研究科) ,  大野和彦 (三重大 大学院工学研究科) ,  近藤利夫 (三重大 大学院工学研究科)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 110  号： 432(VLD2010 116-147)  ページ： 51-56  発行年： 2011年02月23日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： DFFはスタンダードセル部における占有面積,消費電力が大きく,その高性能化はチップ全体の性能に大きく貢献する。TSPC(True-single-phase clocking)を実現したセミスティック構成の回路として,高性能セミスタティックTSPC DFFが提案されている。このDFFは従来のスタティックDFFと比較して大幅な性能向上を得られるが,NMOSトランジスタとPMOSトランジスタの数が異なるため,集積度を落とさずにレイアウトすることが困難という問題がある。本稿では,高性能セミスタティックTSPC DFFの問題点を解決する回路構成として,マスターラッチにSplit-output Latchを用いることでNMOSトランジスタとPMOSトランジスタの数を均等化しレイアウト効率を高める回路構成を2手法,すなわち,1)動作速度重視の回路構成と2)電力重視の回路構成を提案する。提案手法を0.18μm CMOSプロセスで設計し評価を行った結果,1)の速度重視の構成では,従来のDFFと比較して同等の電力で動作速度が5%向上できることが明らかとなった。また,2)の電力重視の構成では,動作速度は従来のDFFと同等であるが,消費電力を25%削減可能であることが明らかとなった。(著者抄録)

シソーラス用語： *消費電力 ,  面積 ,  MOSFET ,  ラッチ回路 ,  レイアウト ,  同期信号 ,  *LSI【IC】
準シソーラス用語： nMOSFET ,  pMOSFET ,  クロック分配 ,  *スタンダードセル ,  チップ面積

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (3件)： DFF ,  提案 ,  評価