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J-GLOBAL ID：201102219007522896   整理番号：11A1161440

-46dBcの基準スパーと開口位置同調による4.6GHz増倍遅延同期ループ

A 4.6GHz MDLL with -46dBc Reference Spur and Aperture Position Tuning

著者 (6件)： ALI Tamer A. (Univ. California, CA) ,  ALI Tamer A. (Oracle, CA) ,  HAFEZ Amr A. (Univ. California, CA) ,  DROST Robert ,  HO Ronald (Oracle, CA) ,  YANG Chih-Kong Ken (Univ. California, CA)
資料名： Digest of Technical Papers. IEEE International Solid-State Circuits Conference  (Digest of Technical Papers. IEEE International Solid-State Circuits Conference)
巻： 2011  ページ： 466-467,467A  発行年： 2011年 
JST資料番号： D0753A  ISSN： 0193-6530  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 増倍遅延同期ループ(MDLL)は電圧制御発振器(VCO)による位相同期ループ(PLL)よりもジッター蓄積と追尾性能が優れている。MDLLの設計における主たる課題は,注入基準エッジとVCO帰還エッジ間のタイミング不揃いすなわち電荷ポンプのオフセットを無くして,オフセットにより注入エッジに生じる位相誤差とそれに伴う周期ジッター又は基準スパーを抑制することにある。以前公開した手法では,選択論理ブロックでSELパルスを発生させて基準注入用の開口を開けた。本論文では,較正された位相遅延を導入してSELパルスを正しい位置に置くことにより,SELパルスの位置の影響で生じるパターンジッタとスパーを最小化し,また,電荷ポンプの本質的誤差を最小化した。ここでは本MDLLの回路と動作を説明した。90nm CMOS技術で作製した本MDLLは面積0.025mm²を占め,6.8Wを消費した。

シソーラス用語： 同期回路 ,  遅れ ,  パルス ,  ジッタ ,  CMOS構造 ,  励起 ,  電荷 ,  同調 ,  *VCO【発振器】 ,  増倍係数 ,  周波数逓倍 ,  *パルス発生器
準シソーラス用語： 遅延同期ループ ,  位相遅延 ,  開口位置同調

分類 (2件)： 周波数変換回路  (NC05030J) ,  発振回路  (NC05020Y)

タイトルに関連する用語 (4件)： スパー ,  開口位置 ,  同調 ,  遅延同期ループ