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J-GLOBAL ID：201102222135297111   整理番号：11A1159792

high-κ/金属ゲートCMOS性能への貫通シリコンビア誘起応力の単一とアレイの影響に関する総合解析

Comprehensive Analysis of the Impact of Single and Arrays of Through Silicon Vias Induced Stress on High-k/Metal Gate CMOS Performance

著者 (23件)： MERCHA A. (IMEC) ,  VAN DER PLAS G. (IMEC) ,  MOROZ V. (IMEC) ,  DE WOLF I. (IMEC and KUL, Leuven, BEL) ,  ASIMAKOPOULOS P. (Newcastle Univ.) ,  MINAS N. (IMEC) ,  DOMAE S. (Panasonic) ,  PERRY D. (Qualcomm) ,  CHOI M. (IMEC) ,  REDOLFI A. (IMEC) ,  OKORO C. (IMEC and KUL, Leuven, BEL) ,  YANG Y. (IMEC and KUL, Leuven, BEL) ,  VAN OLMEN J. (IMEC) ,  THANGARAJU S. (IMEC) ,  TEZCAN D.Sabuncuoglu (IMEC) ,  SOUSSAN P. (IMEC) ,  CHO J.H. (Samsung) ,  YAKOVLEV A. (Newcastle Univ.) ,  MARCHAL P. (IMEC) ,  TRAVALY Y. (IMEC) ,  BEYNE E. (IMEC) ,  BIESEMANS S. (IMEC) ,  SWINNEN B. (IMEC)
資料名： Technical Digest. International Electron Devices Meeting  (Technical Digest. International Electron Devices Meeting)
巻： 2010  ページ： 26-29  発行年： 2010年 
JST資料番号： C0829B  ISSN： 0163-1918  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： スケーリングが一層困難になるとともに,必要な帯域幅と電力効率の課題を解決するため,有望な代替法として3次元(3D)集積化が出現したが,貫通シリコンビア(TSV)により生じる機械的応力が,フロントエンド素子の完全性を保つため制御する必要がある3Dプロセスフローにおける主要な制約の一つである。high-κ(高誘電率)/金属ゲートCMOS性能への単一とアレイのTSV誘起応力の影響について解析した。TSV応力によりI_dsatが最大30%シフトする,隣接トランジスタへのTSVの顕著な影響を示した。提案した有限要素モデリング(FEM)手法を用いて,I_dsat測定値の0.5%以内の優れたモデリング精度を得ることができた。大マトリクスのTSVのKOZ(Keep-Out Zone)は,アナログ回路の場合200μm以上であり,デジタル回路の場合20μmであった。応力成分の複合相互作用により,大レイアウト面積の犠牲なしに簡単な設計ルールを用いることを困難にした。3D応力数値解析を用いて,諸TSV配置に対しKOZを正確に推定することができた。

シソーラス用語： 誘電率 ,  *ゲート【半導体】 ,  *金属材料 ,  *CMOS構造 ,  *バイアホール ,  有限要素法 ,  モデリング ,  応力解析 ,  *三次元 ,  スケーリング【計数】 ,  電力効率 ,  熱膨張係数
準シソーラス用語： TSV【配線】 ,  金属ゲート

分類 (1件)： 集積回路一般  (NC03161C)

タイトルに関連する用語 (7件)： 金属ゲート ,  CMOS ,  誘起 ,  応力 ,  アレイ ,  総合 ,  解析