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J-GLOBAL ID：201102229728624644   整理番号：11A1102637

高速同期デジタル制御位相同期ループ

A fast-locking digitally controlled phase-locked loop

著者 (3件)： Chen Xin (National ASIC System Engineering Res. Center,Southeast Univ., Jiangsu, Nanjing) ,  Yang Jun (National ASIC System Engineering Res. Center,Southeast Univ., Jiangsu, Nanjing) ,  Hu Chen (National ASIC System Engineering Res. Center,Southeast Univ., Jiangsu, Nanjing)
資料名： Dongnan Daxue Xuebao (Ziran Kexue Ban)  (Dongnan Daxue Xuebao (Ziran Kexue Ban))
巻： 40  号： 2  ページ： 258-263  発行年： 2010年 
JST資料番号： W0606A  ISSN： 1001-0505  CODEN： DDXZB9  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： 高速同期デジタル制御位相同期ループ(DCPLL)を提案した。実用化DCPLLは,2つの運転モード,すなわち,周波数取得モードと位相習得モードを有する。周波数取得モードにおいて,基準クロックとフィードバッククロックの間の周波数誤差を,提案したアルゴリズムを通して,急速に削減した。位相習得モードにおいて,DCPLLのほうが素晴らしい位相同期を達成した。提案したアルゴリズムと構造を確かめるため,SMIC0.18μm1P6M CMOS技術によってDCPLL設計を実用化した。DCPLLのコアサイズは0.2mm2であった。DCPLLの周波数範囲は48~416MHzであった。計測結果は,DCPLLが376MHzまで同期するときの二基準周期において周波数同期を達成できることを示した。それに対応する電力,ピ-ク間ジッタ,周期ジッタは,それぞれ11.394mW,92ps,および14.49psであった。Data from the ScienceChina, LCAS. Translated by JST

シソーラス用語： *位相同期ループ ,  *ディジタル制御 ,  フィードバック ,  電子技術 ,  アルゴリズム ,  周波数同期 ,  運転モード ,  クロック
準シソーラス用語： CMOS技術

分類 (1件)： 計算機網  (JC03000K)

タイトルに関連する用語 (2件)： デジタル制御 ,  位相同期ループ