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J-GLOBAL ID：201102238095926491   整理番号：11A1186948

第2世代・高K誘電体/金属ゲート・トランジスターによる32nmシステムオンチップ・プラットフォーム技術の信頼性研究

Reliability Studies of a 32nm System-on-Chip (SoC) Platform Technology with 2nd Generation High-K/Metal Gate Transistors

著者 (13件)： RAHMAN A. (Intel Corp., OR, USA) ,  AGOSTINELLI M. (Intel Corp., OR, USA) ,  BAI P. (Intel Corp., OR, USA) ,  CURELLO G. (Intel Corp., OR, USA) ,  DESHPANDE H. (Intel Corp., OR, USA) ,  HAFEZ W. (Intel Corp., OR, USA) ,  JAN C.-H. (Intel Corp., OR, USA) ,  KOMEYLI K. (Intel Corp., OR, USA) ,  PARK J. (Intel Corp., OR, USA) ,  PHOA K. (Intel Corp., OR, USA) ,  TSAI C. (Intel Corp., OR, USA) ,  YEH J.-Y. (Intel Corp., OR, USA) ,  XU J. (Intel Corp., OR, USA)
資料名： Annual Proceedings. IEEE International Reliability Physics Symposium  (Annual Proceedings. IEEE International Reliability Physics Symposium)
巻： 2011 Vol.2  ページ： 533-538  発行年： 2011年 
JST資料番号： A0631A  ISSN： 1541-7026  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 超低電力と高性能のシステムオンチップ向けに最適化された,3種類のトランジスター・アーキテクチャーによる32nmの高K誘電体/金属ゲート(high-k/metal gate, HK/MG)プラットフォーム技術について,広範な信頼性試験を行った。バイアス温度不安定性(BTI),ホットキャリヤー注入(HCI),及び時間依存性誘電体絶縁破壊(TDDB)などのトランジスターの劣化と誘電体の信頼性を確認し,また,安定した大量生産性を実証した。特に,高性能コア論理回路を達成する複数プロセス最適化と,1.2V,1.8V,及び3.3Vの頑健な高電圧許容I/Oデバイスを実証した。

シソーラス用語： *信頼性 ,  誘電率 ,  *ゲート【半導体】 ,  *金属材料 ,  *超LSI ,  誘電体 ,  *絶縁破壊 ,  *漏れ電流 ,  酸化膜 ,  時間依存性 ,  電圧 ,  CMOS構造
準シソーラス用語： 金属ゲート ,  SOC【IC】 ,  SILC ,  TDDB ,  BTI

分類 (1件)： 固体デバイス計測・試験・信頼性  (NC03040G)

タイトルに関連する用語 (7件)： 世代 ,  高k誘電体 ,  金属ゲート ,  トランジスター ,  システムオンチップ ,  プラットフォーム ,  研究