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J-GLOBAL ID：201102246093695843   整理番号：11A1648105

LUT形FPGAを目標としたマルチオペランド加算器の消費電力と遅延に着目した合成法

Power and Delay Aware Synthesis of Multi-Operand Adders Targeting LUT-based FPGAs

著者 (3件)： MATSUNAGA Taeko (Waseda Univ.) ,  KIMURA Shinji (Waseda Univ.) ,  MATSUNAGA Yusuke (Kyushu Univ.)
資料名： Proceedings of the International Symposium on Low Power Electronics and Design  (Proceedings of the International Symposium on Low Power Electronics and Design)
巻： 2011  ページ： 217-222  発行年： 2011年 
JST資料番号： W1317A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： FPGAにおけるマルチオペランド加算は,コンプレッサツリーを用いてオペランド数を減少させ,汎用並列カウンタ(GPC)を用いた桁上げ伝搬加算器を適用すると効率的に行えることが明らかになっている。本文では,GPCを用いたコンプレッサツリーを消費電力と遅延に着目して合成する手法について検討した。全消費電力がGPCの数とレベルに関係することを示し,GPCの総数と最大レベルの低減法の検討結果に基き,整数線形計画法およびヒューリスティック法を用いた2種類の手法を提案した。これらの手法により,僅かな消費電力の増大で遅延時間の20%低減が図れることを実験により示した。

シソーラス用語： *FPGA ,  *加算器 ,  消費電力 ,  遅れ ,  整数線形計画法 ,  発見的方法
準シソーラス用語： オペランド

分類 (1件)： 集積回路一般  (NC03161C)

タイトルに関連する用語 (10件)： LUT ,  FPGA ,  目標 ,  マルチ ,  オペランド ,  加算器 ,  消費電力 ,  遅延 ,  着目 ,  合成法