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J-GLOBAL ID：201102264514197129   整理番号：11A1910173

集約制御機構を持つコア間時間集約スケジューラの実装と評価

Implementation and Evaluation of Inter-core Time Aggregation Scheduler with an Aggregation Control Mechanism

著者 (2件)： 山田賢 (九大 大学院システム情報科学府) ,  日下部茂 (九大 大学院システム情報科学研究院)
資料名： 情報処理学会論文誌トランザクション(CD-ROM)  (情報処理学会論文誌 Computer Vision and Applications(CD-ROM))
巻： 2010  号： 1  ページ： ROMBUNNO.KONPYUTINGUSHISUTEMU,VOL.3,NO.3,235-247  発行年： 2010年10月15日 
JST資料番号： L7379A  ISSN： 1882-7772  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 本論文ではChip Multi-Processor(以下,CMP)向けに我々が提案したコア間時間集約スケジューラ(以下,IAS)対して,集約制御機構を実装したうえでその評価について述べる。IASは,メモリアドレス空間を共有するスレッド(以下,シブリングスレッド)間では参照するデータを共有する可能性が高い,という前提の下に,シブリングスレッドを同一コア上,および,異なるコア間で集約して実行する。集約実行により,スレッド間で共有するデータに関するキャッシュミスを削減することができると考える。我々はこれまでにシブリングスレッドの集約機構のみを実装し,汎用のマルチスレッドプログラムを実行した際にスループットを向上させる効果があることを確認した。本論文では従来のIASに対し,集約の是非や集約回数の制限,集約の強度をメモリアドレス空間ごとに設定できるように拡張する。汎用のCMPを用いた実測により,まず集約回数の制限がスループットに与える効果を示す。さらにプログラムの性質の静的な分析に基づいて集約の是非を設定することで,システム全体のスループットをさらに向上させることができることを示す。(著者抄録)

シソーラス用語： *マルチプロセッサシステム ,  オペレーティングシステム ,  *スケジューリング ,  実装設計 ,  性能評価 ,  マルチスレッド ,  比率 ,  スループット ,  空間
準シソーラス用語： *チップマルチプロセッサ ,  *スケジューラ ,  キャッシュミス率 ,  アドレス空間

分類 (2件)： ディジタル計算機方式一般  (JC02010O) ,  オペレーティングシステム  (JD03020J)

引用文献 (22件)：

• 1) Yamada, S., et al.: Effect of Context Aware Scheduler on TLB, Proc. Workshop on Multi-Threaded Architectures and Applications (2008).
• 2) Chandra, D., et al.: Predicting Inter-Thread Cache Contention on a Chip Multi-Processor Architecture, Proc. HPCA, pp.340-351 (2005).
• 3) Kim, S., et al.: Fair Cache Sharing and Partitioning in a Chip Multiprocessor Architecture, Proc. PACT, pp.111-122 (2004).
• 4) Fedorova, A., et al.: Performance of Multithreaded Chip Multiprocessors and Im-plications for Operating System Design, Proc. USENIX 2005 Annual Technical Conf, pp.395-398 (2005).
• 5) Parekh, S., et al.: Thread-Sensitive Scheduling for SMT Processors, Technical Report, Univ. Washington (2000).

タイトルに関連する用語 (5件)： 集約 ,  コア ,  スケジューラ ,  実装 ,  評価