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J-GLOBAL ID：201102264918039926   整理番号：11A1769183

シグマデルタ型タイムデジタイザ回路の検討

Sigma-Delta Time-to-Digital Converter Architecture

著者 (6件)： 上森聡史 (群馬大) ,  土井佑太 (群馬大) ,  小林春夫 (群馬大) ,  小林修 (STARC) ,  松浦達治 (群馬大) ,  新津葵一 (群馬大)
資料名： 電気学会電子回路研究会資料  (電気学会研究会資料)
巻： ECT-11  号： 67-90  ページ： 55-59  発行年： 2011年10月20日 
JST資料番号： X0578A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 2つの繰り返しクロック間の時間差を高時間分解能・簡単な回路で計測するための,シグマデルタ型タイムデジタイザ回路の構成と原理を記述する。シグマデルタ型タイムデジタイザ回路について,シングルビットの場合およびマルチビットの場合の検討を行った。また,遅延セルに遅延ばらつきがあった場合の検討を行い,その影響を軽減させるためにElement Rotation回路を適用したときの有効性をMATLABシミュレーションで確認した。

シソーラス用語： *ΔΣ変調 ,  *時間測定 ,  *ディジタイザ ,  同期信号 ,  プログラムパッケージ ,  計算機シミュレーション ,  線形性
準シソーラス用語： MATLAB

分類 (1件)： AD・DA変換回路  (NC05080M)

引用文献 (5件)：

• (1) J. Moreira, H. Werkmann, An Engineer's Guide to Automated Testing of High-Speed Interfaces, Artech House (2010).
• (2) R. Schreier, G. Temes, Understanding Delta-Sigma Data Converters, IEEE Press, 2005.
• (3) D.-W. Jee, Y.-H. Seo, H.-J. Park and J.-Y. Sim A 2 GHz Fractional-N Digital PLL with lb Noise Shaping AE TDC, IEEE VLSI Circuit Symp. 11-4, Kyoto (June 2011 June)
• (4) B. Young, K. Sunwoo A. Elshazly, P. K. Hanumolu, "A 2.4ps resolution 2.1mW second-order noise-shaped time-to-digital converter with 3.2ns range in 1MHz bandwidth," IEEE Custom Integrated Circuits, San Jose (Sept.2010)
• (5) Y. Cao, P. Leroux, W. D. Cock, M. Steyaert, "A 1.7mW llb 1-1-1 MASH A time-to-digital converter," ISSCC (Feb. 2011)

タイトルに関連する用語 (3件)： デルタ ,  タイム ,  デジタイザ