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J-GLOBAL ID：201102266379780881   整理番号：11A1648312

階層相互接続ファブリックによる1.1GOPS/mW FPGAチップ

A 1.1GOPS/mW FPGA Chip with Hierarchical Interconnect Fabric

著者 (4件)： WANG Cheng C. (Univ. California, CA) ,  YUAN Fang-Li (Univ. California, CA) ,  CHEN Henry (Univ. California, CA) ,  MARKOVIC Dejan (Univ. California, CA)
資料名： Digest of Technical Papers. Symposium on VLSI Circuits  (Digest of Technical Papers. Symposium on VLSI Circuits)
巻： 2011  ページ： 136-137  発行年： 2011年 
JST資料番号： W0767A  ISSN： 2158-5601  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 65nm CMOSで基数2階層相互接続網による2048ルックアップテーブルFPGAを実現した。これは相互接続対論理面積比が1:1であり,現在のFPGAの3~4倍低減したものであり,100%まで資源を使用できる。これを標準セルで設計し,370MHzで16.4GOPS/mm²を達成した。1.1GOPS/mWのピークエネルギー効率を0.5Vで測定した。

シソーラス用語： *FPGA ,  相互接続 ,  CMOS構造 ,  ルックアップテーブル ,  階層構造 ,  *MOS集積回路 ,  経路選定 ,  ディジタル信号プロセッサ ,  エネルギー効率 ,  半導体チップ ,  通信操作
準シソーラス用語： DSP【プロセッサ】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： 階層 ,  相互接続 ,  ファブリック ,  Mw ,  FPGA