文献

J-GLOBAL ID：201102290410836503   整理番号：11A1040714

自己バイアス複合カスコード演算増幅器を用いた65nm CMOS低電力・低電圧バンドギャップ基準

A 65nm CMOS Low-Power, Low-Voltage Bandgap Reference with Using Self-biased Composite Cascode Opamp

著者 (2件)： KOUSHAEIAN Leila (Centre for Telecommunications and Micro-Electronics (CTME), Melbourne, AUS) ,  SKAFIDAS Stan (Dep. Electrical and Electronic Engineering, Melbourne, AUS)
資料名： Proceedings of the International Symposium on Low Power Electronics and Design  (Proceedings of the International Symposium on Low Power Electronics and Design)
巻： 16th  ページ： 95-98  発行年： 2010年 
JST資料番号： W1317A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 65nm CMOS IBMプロセス向けに設計された低電圧CMOSバンドギャップ基準について述べた。自己バイアス複合カスコード演算増幅器を用いることにより,利得が高く,供給電源変動除去比が高く,また電力消費,ダイ面積,及び作製コストが減少する。本バンドギャップ回路は,室温において,1.2V供給電源で基準電圧364mVを発生し,23.3μAを消費する。0~100°Cの温度変動と0.75mV/Vの±10%電圧変動に対して,温度係数は4.7ppm/°Cであった。

シソーラス用語： *基準信号 ,  *演算増幅器
準シソーラス用語： CMOS回路 ,  *カスコード増幅器 ,  *バンドギャップ基準電圧 ,  自己バイアス ,  標準セル

分類 (2件)： 単位,標準,標準器,定数  (AD03000E) ,  増幅回路  (NC05040U)

タイトルに関連する用語 (7件)： 自己バイアス ,  カスコード ,  演算増幅器 ,  CMOS ,  低電力 ,  低電圧 ,  バンドギャップ基準