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J-GLOBAL ID：201102291490854414   整理番号：11A1648375

読取障害を最小化する設計技法を含む45nm 1Mb埋込みSTT-MRAM

A 45nm 1Mb Embedded STT-MRAM with Design Techniques to Minimize Read-Disturbance

著者 (11件)： KIM Jung Pill (Qualcomm Inc., California, USA) ,  KIM Taehyun (Qualcomm Inc., California, USA) ,  HAO Wuyang (Qualcomm Inc., California, USA) ,  RAO Hari M. (Qualcomm Inc., California, USA) ,  LEE Kangho (Qualcomm Inc., California, USA) ,  ZHU Xiaochun (Qualcomm Inc., California, USA) ,  LI Xia (Qualcomm Inc., California, USA) ,  HSU Wah (Qualcomm Inc., California, USA) ,  KANG Seung H. (Qualcomm Inc., California, USA) ,  MATT Nowak (Qualcomm Inc., California, USA) ,  YU Nick (Qualcomm Inc., California, USA)
資料名： Digest of Technical Papers. Symposium on VLSI Circuits  (Digest of Technical Papers. Symposium on VLSI Circuits)
巻： 2011  ページ： 296-297  発行年： 2011年 
JST資料番号： W0767A  ISSN： 2158-5601  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 埋込みSTT-MRAMの設計課題は,無視できる読取障害と高いマクロ収率による信頼性動作の保証にある。短いワードライン(WL)パルスと低減されたWL電圧を用いた無障害読取スキームが提案されたが,デュアル電圧(DV)WLドライバにはチップサイズの増加,低電圧に起因する読取速度の遅延という問題がある。また,参照WLスキームを用いた参照セルは,アクセス頻度の多さから読取障害に敏感である。読取障害リスクを最小化する2つの回路設計-読取動作のための電荷共有スキームを有するデュアル電圧列復号器,および2つの等化器と無障害読取参照セルを有する検出回路-を含む,ロバストな埋込みSTT-MRAMマクロを提案した。

シソーラス用語： *MRAM ,  *データ読取 ,  *故障検出 ,  *回路設計 ,  埋込み【挿入】 ,  復号器 ,  等化器 ,  計算機プログラム ,  障害回復 ,  半導体プロセス
準シソーラス用語： 障害検出 ,  マクロ ,  CMOSプロセス

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (7件)： 読取 ,  障害 ,  最小化 ,  設計 ,  技法 ,  埋込み ,  STT-MRAM