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J-GLOBAL ID：201102294055836047   整理番号：11A0825230

バックグラウンドタイミングスキュー較正を有する12GS/s 81mW 5ビットタイムインタリーブフラッシュADC

A 12-GS/s 81-mW 5-bit Time-Interleaved Flash ADC With Background Timing Skew Calibration

著者 (2件)： EL-CHAMMAS Manar (Stanford Univ., CA, USA) ,  MURMANN Boris (Stanford Univ., CA, USA)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 46  号： 4  ページ： 838-847  発行年： 2011年04月 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： タイムインタリーブADCは変換チャネル間ミスマッチに関連する時間変動誤差を生じる。問題はタイミングスキューであって,その結果入力の不均一サンプリングとなる。本稿のADCは,統計に基づくバックグラウンド較正アルゴリズムを使用してタイミングスキュー効果を克服する。タイミングスキューは相関に基づくアルゴリズムによってデジタルドメインで検知され,デジタルに制御された遅延線の調整で最小化される。タイミング較正を活性化させるとスキュー関連の障害は高入力周波数において12dB減少し,その結果SNDRは25.1dBとなった。65nmCMOSによる試作ICは1.1V電源で81mWを消費し,低入力周波数では0.35pJ/変換ステップ,Nyquist近傍入力では0.46pJ/変換ステップであった。

シソーラス用語： *AD変換器 ,  *キャリブレーション ,  インタリーブ ,  信号歪 ,  遅延歪 ,  誤差 ,  雑音特性 ,  半導体集積回路
準シソーラス用語： CMOS集積回路 ,  SNDR ,  *スキュー ,  タイミング誤差 ,  フラッシュADC ,  較正

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (4件)： 較正 ,  タイム ,  インタリーブ ,  フラッシュADC