特許
J-GLOBAL ID：201103000916694524
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2009-204618
公開番号（公開出願番号）：特開2011-054881
出願日： 2009年09月04日
公開日（公表日）： 2011年03月17日
要約：
【課題】低オン抵抗で且つ高速スイッチング可能な半導体装置を提供する。【解決手段】本発明の半導体装置は、第1の半導体層と、第1の半導体層に隣接して設けられた第2の半導体層と、第2の半導体層に隣接して設けられ第1の半導体層との間に第2の半導体層を挟む第3の半導体層と、第3の半導体層に隣接して設けられ第2の半導体層との間に第3の半導体層を挟む第4の半導体層と、第4の半導体層から第3の半導体層を経て第2の半導体層に至る領域に延在して形成された第1のトレンチの内壁に設けられた第1の絶縁膜と、第1のトレンチ内における第1の絶縁膜の内側に設けられたゲート電極と、第2の半導体層に選択的に形成された第2のトレンチの内壁に設けられた第2の絶縁膜と、第2のトレンチ内における前記第2の絶縁膜の内側に設けられた導電層とを備えた。【選択図】図1
請求項（抜粋）：
第1導電型の第1の半導体層と、
前記第1の半導体層の側面に隣接して設けられ、前記第1の半導体層よりも第1導電型不純物濃度が低い第1導電型の第2の半導体層と、
前記第2の半導体層に隣接して設けられ、前記第1の半導体層との間に前記第2の半導体層を挟む第2導電型の第3の半導体層と、
前記第3の半導体層に隣接して設けられ、前記第2の半導体層との間に前記第3の半導体層を挟む第1導電型の第4の半導体層と、
前記第4の半導体層から前記第3の半導体層を経て前記第2の半導体層に至る領域に延在して形成された第1のトレンチの内壁に設けられた第1の絶縁膜と、
前記第1のトレンチ内における前記第1の絶縁膜の内側に設けられたゲート電極と、
前記第1の半導体層と接続された第1の主電極と、
前記第3の半導体層及び前記第4の半導体層と接続された第2の主電極と、
前記第2の半導体層に選択的に形成された第2のトレンチの内壁に設けられた第2の絶縁膜と、
前記第2のトレンチ内における前記第2の絶縁膜の内側に設けられた導電層と、
を備えたことを特徴とする半導体装置。
IPC (1件)：
FI (3件)：
H01L29/78 652H
, H01L29/78 652G
, H01L29/78 653C
