特許

J-GLOBAL ID：201103000958785554

半導体素子およびその製造方法

発明者： 宇佐美 浩之
出願人/特許権者： 富士ゼロックス株式会社
代理人 (2件)： 吉田 研二 ,  石田 純
公報種別：公開公報
出願番号（国際出願番号）：特願2009-202238
公開番号（公開出願番号）：特開2011-054754
出願日： 2009年09月02日
公開日（公表日）： 2011年03月17日
要約：

【課題】ウェットエッチングにより形成される配線の線幅のばらつきが抑えられた半導体素子を提供する。【解決手段】半導体素子の製造方法は、半導体層14上に電極11を形成する工程と、半導体層14上に、電極11に達する配線接続孔12aを有し、配線接続孔12aの周りに凹部12bが形成された層間絶縁膜12を形成する工程と、層間絶縁膜12上から配線材料18を堆積する工程であって、層間絶縁膜12の凹部12bに対応して配線材料18に凹部18aが形成される工程と、配線材料18上に、電極11に配線接続孔12aを介して接続される配線13を形成するためのレジスト膜19を、配線材料18に形成された凹部18aを覆うように形成する工程と、レジスト膜19をマスクとしてウェットエッチングを行い、配線材料18を選択的に除去して配線13を形成する工程と、を含む。【選択図】図2

請求項（抜粋）：

半導体層上に設けられた電極と、 前記半導体層上に設けられ、前記電極に達する配線接続孔を有し、当該配線接続孔の周りに凹部が形成された層間絶縁膜と、 前記層間絶縁膜上にウェットエッチングにより形成され、前記電極に前記配線接続孔を介して接続された配線と、 を含むことを特徴とする半導体素子。

IPC (3件)：

H01L 21/768 ,  H01L 21/28 ,  H01L 33/36

FI (3件)：

H01L21/90 A ,  H01L21/28 L ,  H01L33/00 200

Fターム (50件)：

4M104AA04 ,  4M104BB05 ,  4M104BB06 ,  4M104BB07 ,  4M104BB08 ,  4M104BB09 ,  4M104BB13 ,  4M104BB14 ,  4M104BB18 ,  4M104CC01 ,  4M104DD08 ,  4M104DD16 ,  4M104DD24 ,  4M104DD37 ,  4M104DD64 ,  4M104DD68 ,  4M104FF26 ,  4M104GG04 ,  4M104GG07 ,  4M104HH20 ,  5F033GG02 ,  5F033HH08 ,  5F033HH13 ,  5F033HH14 ,  5F033HH17 ,  5F033HH18 ,  5F033HH19 ,  5F033JJ01 ,  5F033JJ08 ,  5F033JJ13 ,  5F033JJ14 ,  5F033JJ17 ,  5F033JJ18 ,  5F033JJ19 ,  5F033KK13 ,  5F033KK14 ,  5F033KK17 ,  5F033KK18 ,  5F033KK19 ,  5F033NN12 ,  5F033PP15 ,  5F033QQ07 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ19 ,  5F033QQ41 ,  5F033RR04 ,  5F033SS11 ,  5F033XX00 ,  5F041CA98