特許

J-GLOBAL ID：201103001027634419

半導体集積回路装置及びその製造方法

発明者： 小森 和宏 ,  西本 敏明 ,  目黒 怜 ,  久米 均 ,  山本 英明
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 作田 康夫
公報種別：特許公報
出願番号（国際出願番号）：特願平10-210668
公開番号（公開出願番号）：特開平11-097562
特許番号：特許第3082750号
出願日： 1989年04月26日
公開日（公表日）： 1999年04月09日
請求項（抜粋）：

【請求項1】コントロールゲート電極と、フローティングゲート電極と、上記2つのゲート電極の間に形成された第2絶縁膜と、半導体基板と上記フローティングゲート電極との間に形成された第1絶縁膜と、上記半導体基板内に形成された第1導電型の第1及び第2半導体領域と、上記半導体基板内の上記第1及び第2半導体領域間に形成されるチャネル領域とからなるメモリセルを有し、上記メモリセルは上記フローティングゲート電極と上記第1半導体領域との間でキャリアの放出を上記第1絶縁膜を通したトンネリングにより行なう半導体記憶装置の製造方法において、半導体基板表面のメモリセル形成領域に第1絶縁膜を介在させて第1導電膜を形成する工程と、上記第1導電膜上に第2絶縁膜を介在させて第2導電膜を形成する工程と、上記第1及び第2導電膜をパターニングすることにより、フローティングゲート電極及びコントロールゲート電極を形成する工程と、第1半導体領域を形成するための不純物を、イオン打込みにより、上記フローティングゲート電極の一方の端部に対応する半導体基板表面上の領域に形成された第1酸化膜を通して半導体基板内に、上記フローティングゲート電極の一方の端部に対して自己整合的に導入する工程と、上記不純物導入工程の後に、上記第1酸化膜を除去する工程と、上記第1酸化膜除去工程の後に、上記半導体基板表面を酸化して、上記第1半導体領域上の半導体基板表面に第2酸化膜を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。

IPC (4件)：

H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

引用特許：

審査官引用 (4件)

• 特開昭62-023150
  
• 特開昭62-276878
  
• 特開昭62-131582
  
• 特開平2-072671