特許

J-GLOBAL ID：201103001953799650

電流制限回路

発明者： 植木 啓一
出願人/特許権者： 株式会社エヌ・イー・エフ
代理人 (1件)： 福山 正博
公報種別：特許公報
出願番号（国際出願番号）：特願平11-192075
公開番号（公開出願番号）：特開2001-022456
特許番号：特許第3421717号
出願日： 1999年07月06日
公開日（公表日）： 2001年01月26日
請求項（抜粋）：

【請求項1】入力端子と出力端子間に電流検出抵抗とFETの主電流路を直列接続し、前記FETの入力側電圧を分圧抵抗を介して前記FETの制御電極に接続すると共に前記電流検出抵抗両端にエミッタ及びベースを接続した第1トランジスタのコレクタを前記FETの制御電極に接続する電流制限回路において、前記入力端子の入力電圧に比例したベース電流を流す第2トランジスタを設け、該第2トランジスタのコレクタ電流を前記FETの入力側に供給することを特徴とする電流制限回路。

IPC (2件)：

G05F 1/56 320 ,  G05F 1/10 304

FI (3件)：

G05F 1/56 320 U ,  G05F 1/56 320 C ,  G05F 1/10 304 M