特許
J-GLOBAL ID：201103002619429393
マイクロプロセッサのロード/ストア命令制御回路、およびロード/ストア命令制御方法
発明者：
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出願人/特許権者：
代理人 (5件)：
吉武 賢次
, 橘谷 英俊
, 佐藤 泰和
, 吉元 弘
, 川崎 康
公報種別：特許公報
出願番号（国際出願番号）：特願2001-010369
公開番号（公開出願番号）：特開2001-222468
特許番号：特許第3862959号
出願日： 2001年01月18日
公開日（公表日）： 2001年08月17日
請求項（抜粋）：
【請求項1】 外部メモリに格納されるべきデータ、または外部メモリから読み出されたデータの一部を格納するキャッシュメモリへのアクセスが可能で、ロード命令またはストア命令のキャッシュミスが起こってもマイクロプロセッサのパイプライン処理を停止させないノンブロッキング・キャッシュを実装するマイクロプロセッサのロード/ストア命令制御回路において、
キャッシュミス時にストアデータをキャッシュ階層の中の下位メモリに直接ストアするノーライト・アロケイト・エリアに対するロード命令がキャッシュミスを起こし、後続するストア命令が先行するロード命令と同じキャッシュラインを対象としてキャッシュミスを起こしたことを検出するロード/ストア同一ラインミス検出手段と、
前記ロード/ストア同一ラインミス検出手段によりロード/ストアの同一ラインミスが検出されると、前記後続するストア命令によるストアデータを一時的に格納する一時的格納手段と、
前記先行するロード命令によるキャッシュラインへのリフィル処理中またはリフィル処理が終了した後、前記一時的格納手段に格納されているストアデータを、対応するキャッシュラインにストアするロード/ストア制御手段と、を備えることを特徴とするロード/ストア命令制御回路。
IPC (1件)：
FI (7件)：
G06F 12/08 571
, G06F 12/08 519 B
, G06F 12/08 503 C
, G06F 12/08 501 D
, G06F 12/08 519 E
, G06F 12/08 501 C
, G06F 12/08 519 Z
