特許
J-GLOBAL ID：201103004454149865
半導体装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：特許公報
出願番号（国際出願番号）：特願平11-011018
公開番号（公開出願番号）：特開2000-208729
特許番号：特許第3660821号
出願日： 1999年01月19日
公開日（公表日）： 2000年07月28日
請求項（抜粋）：
【請求項1】半導体基板上にゲート、ソースおよびドレインからなるMISFETを有する半導体装置の製造方法であって、(a)前記半導体基板の主面上に素子分離領域を形成し、前記素子分離領域に囲まれた第1方向に長辺を有する活性領域を複数配列する工程、(b)前記半導体基板の主面上に、前記第1方向に垂直な第2方向に延在して、前記MISFETのゲート電極として機能する第1配線を形成する工程、(c)前記第1配線間の前記活性領域に、前記MISFETのソース・ドレインとして機能する一対の半導体領域を形成する工程、(d)前記第1配線を覆う第1絶縁膜を形成し、前記半導体領域の少なくとも一方の半導体領域上の前記第1絶縁膜に接続孔を形成する工程、(e)前記接続孔内に前記半導体領域に電気的に接続する接続部材を形成する工程、(f)前記接続部材上に、第2絶縁膜、第3絶縁膜および前記第3絶縁膜に対してエッチング選択比を有する第4絶縁膜を堆積し、前記第4絶縁膜上に第1被膜を堆積する工程、(g)前記第1被膜上に前記第1方向に延在して第1レジスト膜をパターニングし、前記第1レジスト膜の存在下で前記第1被膜をエッチングする工程、(h)前記エッチングされた第1被膜の存在下で、前記第3絶縁膜をストッパ膜として前記第4絶縁膜をエッチングし、さらに前記第2絶縁膜を露出するまで前記第3絶縁膜をエッチングし、前記第1方向に延在する前記第3および第4絶縁膜内に第1溝を形成する工程、(i)前記第2方向に延在する開口を有する第2レジスト膜をパターニングし、前記第2レジスト膜および前記第1被膜の存在下で前記第2絶縁膜をエッチングし、前記エッチングされた第1被膜間で前記第2レジスト膜が存在しない領域の前記第2絶縁膜をエッチングして前記接続部材上に第2溝を形成する工程、(j)前記半導体基板の全面に、前記第1および第2溝を埋め込む第1導電膜を形成する工程、(k)前記第1および第2溝内以外の前記第1導電膜を除去し、前記第1および第2溝内に、前記一方の半導体領域上の前記接続部材に電気的に接続された第2配線を形成する工程、を有することを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/8242
, H01L 27/108
