データプロセッサ、同期RAM、周辺装置とシステムクロックを含むシステム

発明者： , , , , , , , ,
出願人/特許権者：
代理人 (4件)：浅村皓 , 浅村肇 , 林鉐三 , 清水邦明
公報種別：特許公報
出願番号（国際出願番号）：特願平11-112388
公開番号（公開出願番号）：特開2000-029775
特許番号：特許第3992874号
出願日： 1999年04月20日
公開日（公表日）： 2000年01月28日
請求項（抜粋）：

【請求項1】データ処理システムであって、デジタルプロセッサと、前記デジタルプロセッサの動作を制御するシステムクロック信号を生成するためのシステムクロック回路と、前記システムクロックに応答してアドレス可能な蓄積セルへデータを書き込み及びデータを読み出しするためのアクセスを行う同期ダイナミック・ランダムアクセスメモリと、前記デジタルプロセッサから行イネーブル信号、列イネーブル信号、第一の外部データ制御信号及び第二の外部データ制御信号を含む外部制御信号を受け取り、前記同期ダイナミック・ランダムアクセスメモリの書き込み及び読み出し操作を制御するため、前記システムクロックに応答して前記外部制御信号をゲートすることにより、第一のアドレス制御信号、第二のアドレス制御信号、第一のデータ制御信号及び第二のデータ制御信号を生成するタイミング及び制御回路と、前記第一のデータ制御信号により所定数があらかじめ決定され前記第二のデータ制御信号によりアドレス・シーケンスがあらかじめ決定される前記所定数のデータ・ビットを出力する出力回路と、前記同期ダイナミック・ランダムアクセスメモリの前記蓄積セルの行へ書き込みまたは読み出しアクセスをするための行アドレスデコーダーと、前記第一のアドレス制御信号に応答して第一のアドレス信号をラッチし、ラッチされた第一のアドレス信号を前記行アドレスデコーダーへ供給する行アドレス回路と、前記同期ダイナミック・ランダムアクセスメモリの前記蓄積セルの列へ書き込みまたは読み出しアクセスをするための列アドレスデコーダーと、前記第二のアドレス制御信号に応答して第二のアドレス信号をラッチし、ラッチされた第二のアドレス信号の最上位の数ビットを前記列アドレスデコーダーへ供給する列アドレス回路からなり、前記同期ダイナミック・ランダムアクセスメモリにおいて、前記蓄積セルの前記行アドレスデコーダーと列アドレスデコーダーの指定するアドレスから、前記所定数のデータ・ビットが前記出力回路へ読み出され、前記出力回路において、前記ラッチされた第二のアドレス信号の前記最上位の数ビットを除いた最下位の数ビットが前記第一のデータ制御信号により決定されるカウント数システムクロック信号に応答してカウントされるとともに前記第二のデータ制御信号により決定されるアドレス・シーケンスが生成され、前記所定数のデータ・ビットが前記アドレス・シーケンスにしたがって出力される、データ処理システム。

IPC (2件)：

G06F 12/00 ( 200 6.01) , G11C 11/407 ( 200 6.01)

FI (2件)：

G06F 12/00 564 A , G11C 11/34 362 S

引用特許：

審査官引用 (18件)

特開昭58-166579
特開昭57-210495
特開昭61-170994

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