半導体装置およびその製造方法

発明者： , ,
出願人/特許権者：
代理人 (3件)：伊藤洋二 , 三浦高広 , 水野史博
公報種別：公開公報
出願番号（国際出願番号）：特願2009-276457
公開番号（公開出願番号）：特開2011-119512
出願日： 2009年12月04日
公開日（公表日）： 2011年06月16日
要約：

【課題】チャネル層の厚みのバラツキを抑制できるJFET、MOSFETもしくはMESFETを備えた半導体装置およびその製造方法を提供する。【解決手段】n+型層3に対して異方性エッチングを行うことによって凹部4を形成したのち、この凹部4内にエピタキシャル成長させることによってn型チャネル層5を形成する。これにより、n型チャネル層5を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、n型チャネル層5の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、JFETの特性も一定とすることが可能となる。【選択図】図1

請求項（抜粋）：

主表面を有する半導体材料で構成された基板(1)と、前記基板(1)の前記主表面の上にエピタキシャル成長にて第1導電型の半導体により形成された第1導電型層(3)と、前記第1導電型層(3)を貫通するように設けられ、前記第1導電型層(3)をソース領域(3a)とドレイン領域(3b)とに分離する凹部(4)と、前記凹部(4)内において、該凹部(4)の底面上および側面上へのエピタキシャル成長によって形成され、前記第1導電型層(3)よりも低不純物濃度とされた第1導電型のチャネル層(5)と、前記チャネル層(5)の表面にエピタキシャル成長により形成され、前記チャネル層(5)によって前記ソース領域(3a)および前記ドレイン領域(3b)から離間して配置された第2導電型のゲート領域(6)と、前記ゲート領域(6)に電気的に接続されたゲート電極(7)と、前記ソース領域(3a)に対して電気的に接続されたソース電極(8)と、前記ドレイン領域(3b)に対して電気的に接続されたドレイン電極(9)と、を有したJFETが備えられていることを特徴とする半導体装置。

IPC (5件)：

H01L 21/337 , H01L 29/808 , H01L 21/338 , H01L 29/812 , H01L 29/78

FI (3件)：

H01L29/80 C , H01L29/80 B , H01L29/78 301B

Fターム (43件)：

5F102GB01 , 5F102GC01 , 5F102GD04 , 5F102GJ02 , 5F102GK02 , 5F102GK08 , 5F102GL02 , 5F102GL18 , 5F102GM02 , 5F102GR01 , 5F102GR10 , 5F102GS01 , 5F102GT03 , 5F102HC02 , 5F102HC15 , 5F140AA01 , 5F140BA02 , 5F140BA04 , 5F140BA06 , 5F140BA20 , 5F140BB03 , 5F140BB06 , 5F140BB13 , 5F140BC12 , 5F140BE07 , 5F140BF05 , 5F140BF07 , 5F140BF08 , 5F140BF11 , 5F140BF15 , 5F140BF17 , 5F140BF21 , 5F140BF22 , 5F140BF25 , 5F140BF27 , 5F140BH49 , 5F140BJ05 , 5F140BJ07 , 5F140BJ08 , 5F140BJ11 , 5F140BJ15 , 5F140BJ17 , 5F140CE02

引用特許：

審査官引用 (6件)

化合物半導体装置
公報種別：公開公報出願番号：特願平6-043444 出願人：富士通株式会社
半導体装置の製造方法
公報種別：公開公報出願番号：特願2004-193459 出願人：株式会社デンソー
炭化珪素半導体装置およびその製造方法
公報種別：公開公報出願番号：特願2004-153126 出願人：株式会社デンソー, 株式会社日立製作所

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