特許

J-GLOBAL ID：201103010343804112

PLL回路

発明者： 石井 和夫 ,  梅山 一弥
出願人/特許権者： ソニー株式会社
代理人 (1件)： 松隈 秀盛
公報種別：特許公報
出願番号（国際出願番号）：特願平1-305172
公開番号（公開出願番号）：特開平3-165662
特許番号：特許第3106470号
出願日： 1989年11月25日
公開日（公表日）： 1991年07月17日
請求項（抜粋）：

【請求項1】入力された映像信号を1水平期間毎にサンプルするためのサンプリングクロック信号を発生するPLL回路において、前記映像信号中の水平同期信号のうち1/2水平周期の水平同期信号を除去するための前記水平同期信号に同期した3/4水平周期の除去信号と前記映像信号中の垂直同期信号を検出しするための前記水平同期信号に基いて発生される検知信号とを発生する水平周波数検出回路を設け、位相比較回路に供給する複合同期信号より前記3/4水平周期の除去信号を用いて1/2水平周期の水平同期信号を除去すると共に前記位相比較回路の前記水平同期信号と前記PLL回路の帰還信号との比較動作を前記垂直同期信号期間内には行われないようにしたことを特徴とするPLL回路。

IPC (2件)：

H04N 5/76 ,  H04N 1/23

FI (2件)：

H04N 5/76 E ,  H04N 1/23 Z

引用特許：

審査官引用 (3件)

• 特開昭61-281694
  
• 特開平1-208080
  
• 特開昭64-089679