特許
J-GLOBAL ID：201103010561865000
シミュレーションモデル作成用トランスレータ装置における関数減数方法
発明者：
出願人/特許権者：
代理人 (1件)：
河原 純一
公報種別：特許公報
出願番号（国際出願番号）：特願平11-000856
公開番号（公開出願番号）：特開2000-200294
特許番号：特許第3214559号
出願日： 1999年01月06日
公開日（公表日）： 2000年07月18日
請求項（抜粋）：
【請求項1】コンパイル型論理シミュレータで、論理回路記述言語ファイルまたはそのオブジェクトファイルを入力して中間言語ファイルに変換する際に、前記論理回路記述言語ファイルまたはそのオブジェクトファイル中の各論理演算ノードを関数に置き換えるシミュレーションモデル作成用トランスレータ装置において、前記シミュレーションモデル作成用トランスレータ装置が、前記論理回路記述言語ファイルまたはそのオブジェクトファイル中の各論理演算ノードの動作を表す論理演算式から演算子を実行順に取り出して演算子列とする第1の工程と、全ての演算子列中に頻出数を越えて頻出する演算子のペアを検出して該演算子のペアを新たな関数として定義し、各論理演算ノードの動作を表す論理演算式中の該当する演算子のペアを該関数と置き換える第2の工程と、各論理演算ノードの動作を表す論理演算式中の該当する演算子のペアが関数と置き換えられた後の論理回路記述言語ファイルまたはそのオブジェクトファイルに対して中間言語ファイルへの変換を実施する第3の工程とを実行することを特徴とするシミュレーションモデル作成用トランスレータ装置における関数減数方法。
IPC (1件)：
FI (1件)：
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