特許

J-GLOBAL ID：201103014606584045

累乗演算装置

発明者： 井上 喜嗣 ,  河合 浩行 ,  小原 淳子 ,  ロバート・ストライテンベルガー ,  吉松 敬仁郎 ,  根岸 博康
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (7件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行 ,  荒川 伸夫
公報種別：特許公報
出願番号（国際出願番号）：特願平11-177368
公開番号（公開出願番号）：特開2001-005643
特許番号：特許第4274633号
出願日： 1999年06月23日
公開日（公表日）： 2001年01月12日
請求項（抜粋）：

【請求項1】入力基数ビット列と入力指数ビット列とからなる入力数値の累乗演算を実施する累乗演算装置において、 上記入力基数ビット列に対して2を底とする対数演算を実施してこの入力基数ビット列の対数ビット列を出力する対数演算部と、 当該対数ビット列と上記入力指数ビット列とを乗算して第一乗算値を出力する乗算器と、 上記対数ビット列に対して上記入力指数ビット列に基づくビットシフト処理を行って第二乗算値を出力するビット演算部と、 上記入力指数ビット列が2を基数とする整数累乗の数であるか否かを判定し、その判定が正しい場合には第二乗算値選択信号を出力する指数判定部と、 上記第一乗算値および第二乗算値が入力され、上記第二乗算値選択信号が入力された場合には第二乗算値を選択乗算値として出力し、それ以外の場合には第一乗算値を選択乗算値として出力する乗算値選択部と、 上記選択乗算値に対して2を基数項とする指数演算を実施してそれを上記入力数値の累乗演算結果として出力する指数演算部とを備える累乗演算装置。

IPC (1件)：

G06F 7/552 ( 200 6.01)

FI (1件)：

G06F 7/552 A