特許
J-GLOBAL ID：201103015457944196
クロックディザリング回路を用いたPLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
高橋 詔男 (外3名)
公報種別：特許公報
出願番号（国際出願番号）：特願平11-065605
特許番号：特許第3001575号
出願日： 1999年03月11日
請求項（抜粋）：
【請求項1】 入力電圧に応じて発振周波数を変化させる電圧制御発振器と、該電圧制御発振器の出力を分周する帰還分周器と、基準信号と前記帰還分周器の出力との位相を比較して位相差信号を出力する位相比較回路と、該位相比較回路の出力により位相差補正信号を生成する第1のチャージポンプ回路と、前記位相差補正信号を平滑化し、前記電圧制御発振器へ制御信号を供給する低域通過フィルタとを備えたPLL回路において、前記第1のチャージポンプ回路と並列に設けられ、前記位相比較回路が出力する位相差信号を記憶し、前記位相差信号の位相の遅れまたは進みの変化に応じてレベルが反転する制御信号を生成する記憶手段と、該記憶手段の出力制御信号に基づいてチャージポンプ信号を生成し、前記低域通過フィルタに供給する第2のチャージポンプ回路と、を具備してなるPLL回路。
IPC (1件)：
FI (1件)：
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