特許

J-GLOBAL ID：201103017610571488

半導体記憶装置

発明者： 中沢 茂行
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 西村 征生
公報種別：特許公報
出願番号（国際出願番号）：特願平11-117223
公開番号（公開出願番号）：特開2000-311498
特許番号：特許第3319429号
出願日： 1999年04月23日
公開日（公表日）： 2000年11月07日
請求項（抜粋）：

【請求項1】 複数本のワード線と、複数本のビット線と、前記ワード線と前記ビット線との交差点にマトリックス状に配置された複数個のメモリセルと、各ビット線に対応して設けられ、外部からのデータを対応するメモリセルに入出力するための複数本の入出力線と、対応するビット線と入出力線とを接続する複数個のカラム・スイッチとを有するメモリセル・アレイと、前記複数本のワード線のいずれかを活性化するロウ・デコーダと、前記複数個のカラム・スイッチのいずれかを活性化するカラム・デコーダとを有する複数個のバンクとを備える半導体記憶装置であって、リフレッシュ・コマンドに基づいて、そのカウント値を更新させるリフレッシュ・カウンタと、前記リフレッシュ・コマンドが供給される毎に、更新されたカウント値の下位ビットに基づいて、前記複数個のバンクのうちのいずれかのロウ・デコーダを活性化するための第1の制御信号を出力する第1の制御手段と、前記リフレッシュ・カウンタの動作をテストする場合には、前記リフレッシュ・コマンドが供給された後に供給されるライト・コマンド又はリード・コマンドに基づいて、各バンクのカラム・デコーダの活性化に関与する第2の制御信号を出力する第2の制御手段と、前記第1の制御信号と前記第2の制御信号との論理積に基づいて、前記複数個のバンクのうちのいずれかのカラム・デコーダを活性化するための第3の制御信号を出力する第3の制御手段とが付加されてなることを特徴とする半導体記憶装置。

IPC (3件)：

G11C 29/00 671 ,  G11C 11/401 ,  G11C 11/406

FI (4件)：

G11C 29/00 671 S ,  G11C 29/00 671 T ,  G11C 11/34 363 Z ,  G11C 11/34 371 A