特許
J-GLOBAL ID：201103018588920542
メモリ制御装置及びメモリ制御方法
発明者：
出願人/特許権者：
代理人 (1件)：
堀 城之
公報種別：特許公報
出願番号（国際出願番号）：特願平11-016671
公開番号（公開出願番号）：特開2000-215111
特許番号：特許第3262094号
出願日： 1999年01月26日
公開日（公表日）： 2000年08月04日
請求項（抜粋）：
【請求項1】 メモリアクセスを行うCPUと、内部アクセス用としてのメモリバスを介して前記CPUに接続されたバスユニットと、外部アクセス用としてのメモリバスを介して前記バスユニットに接続された主記憶メモリと、前記内部アクセス用としてのメモリバスを介して前記CPUに接続されたキャッシュメモリと、前記CPUによってメモリアクセスが開始され、かつ前記キャッシュメモリが空き状態であるとき、前記キャッシュメモリ内のデータを検査するメモリ制御回路とを備え、前記キャッシュメモリは、前記CPUによってメモリアクセスが開始されたとき、有効なアドレス部が存在しない場合には、mis信号を生成するとともに、前記CPUによってメモリアクセスされる前記主記憶メモリからの応答があるまで空き状態となり、前記メモリ制御回路は、前記mis信号を受けると、キャッシュライン指定手段により前記キャッシュメモリの検査すべきキャッシュラインを指定し、さらにデータ検査手段により前記指定されたキャッシュラインのデータを前記キャッシュメモリから取り出して検査を行うとともに、前記キャッシュメモリの訂正可能なデータの訂正を行うと、前記キャッシュライン指定手段により前記訂正されたデータを前記キャッシュラインに書き戻すことを特徴とするメモリ制御装置。
IPC (3件)：
G06F 12/16 330
, G06F 12/16 320
, G06F 12/08
G06F 12/16 330 B
, G06F 12/16 320 D
, G06F 12/16 320 K
, G06F 12/08 J
